基于FPGA的自主可控SOC設(shè)計(jì) 課件 第八講 SoC典型實(shí)例及技術(shù)展望

第八講邏輯設(shè)計(jì)基礎(chǔ)

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第八講SoC典型實(shí)例及技術(shù)展望

基于ARM的SoC系統(tǒng)圖形圖像處理與GPU系統(tǒng)基于PowerPC的SoC系統(tǒng)多核處理器、眾核處理器及并行處理器系統(tǒng)片上網(wǎng)絡(luò)系統(tǒng)8.1基于ARM的SoC系統(tǒng)

ARMcore：ARM966E

AMBA總線：AHB+APB

外設(shè)IP(PeripheralIPs)：VIC(VectorInterruptController),DMA,UART,RTC,SSP,WDT……

Memoryblocks：SRAM,FLASH……

模擬IP：ADC,PLL……8.1基于ARM的SoC設(shè)計(jì)1.ARM內(nèi)核選擇8.1基于ARM的SoC設(shè)計(jì)2.ARM總線結(jié)構(gòu)選擇ASB，AHB，AHBlite，AXI總線評(píng)估總線頻率是否滿足需求，同時(shí)不會(huì)消耗過(guò)多的功耗和片上面積。抽象級(jí)別很高的TLM（TransactionLevelModels）模型建模。TLM模型提供了比RTL仿真快100～10000倍的軟硬聯(lián)仿性能，并提供系統(tǒng)的分析功能。8.1基于ARM的SoC設(shè)計(jì)3.外設(shè)IP核選擇現(xiàn)成的IP？自己定制？8.1基于ARM的SoC設(shè)計(jì)4.自設(shè)計(jì)IP核與AMBA總線驗(yàn)證基于元件的驗(yàn)證方法8.1基于ARM的SoC設(shè)計(jì)5.平臺(tái)驗(yàn)證ARMcore的DSM（DesignSimulationModel）模型驗(yàn)證硬件加速器FPGA原型驗(yàn)證8.1基于ARM的SoC設(shè)計(jì)6.FPGA原型驗(yàn)證ARM公司提供的Integratorprototypingboard第三方供應(yīng)商提供的FPGA驗(yàn)證平臺(tái)自己開(kāi)發(fā)FPGA原型板8.1基于ARM的SoC設(shè)計(jì)7.集成ARM硬核的FPGAXilinx的ZYNQ7000系列ZYNQ7020Intel的CycloneV系列Cyclone?

VSoC925MHz，dual-coreARM?Cortex?-A9

ZYNQ架構(gòu)ZYNQ架構(gòu)

CycloneVSXSoCFPGA系列器件5CSXC45CSXC55CSXC6LE40,00085,000110,000ALM15,09432,07541,509M10K存儲(chǔ)器模塊224397514M10K存儲(chǔ)器(Kb)2,2403,9725,140MLAB(Kb)22048062118位x19位乘法器116174224精度可調(diào)DSP模塊5887112收發(fā)器最大數(shù)量699PCIe硬核IP模塊222FPGAPLL566HPSPLL333FPGA用戶(hù)I/O最大數(shù)量124288288HPSI/O最大數(shù)量188188188FPGA硬核存儲(chǔ)器控制器111HPS硬核存儲(chǔ)器控制器111處理器內(nèi)核(ARMCortexTM-A9MPCoresTM)兩個(gè)兩個(gè)兩個(gè)集成ARM硬核的FPGA中PS與PL通信總線為AXIAHBWishboneAvalonABCD提交單選題1分8.2GPU系統(tǒng)圖形處理器（GraphicProcessingUnit，GPU），是相對(duì)于CPU的一個(gè)概念。8.2.1GPU應(yīng)用范圍8.2.2GPU性能優(yōu)勢(shì)（1）高效的并行性。通過(guò)GPU多條繪制流水線的并行計(jì)算來(lái)體現(xiàn)的。在目前主流的GPU中，配置多達(dá)16個(gè)片段處理流水線，6個(gè)頂點(diǎn)處理流水線。（2）高密集的運(yùn)算。GPU通常具有128位或256位的內(nèi)存位寬。（3）超長(zhǎng)圖形流水線。GPU超長(zhǎng)圖形流水線的設(shè)計(jì)以吞吐量的最大化為目標(biāo)（如NVIDIAGeForce3流水線有800個(gè)階段）。8.2.3GPU與CPU比較CPU中的大部分晶體管主要用于構(gòu)建控制電路（如分支預(yù)測(cè)等）和Cache，只有少部分的晶體管來(lái)完成實(shí)際的運(yùn)算工作。GPU大部分晶體管可以組成各類(lèi)專(zhuān)用電路和多條流水線，使GPU的計(jì)算速度有了突破性的飛躍，擁有驚人的處理浮點(diǎn)運(yùn)算的能力。CPU與GPU的區(qū)別CPU控制資源多CPU存儲(chǔ)資源多GPU計(jì)算資源多GPU對(duì)Cache需求小ABCD提交多選題1分8.3基于PowerPC的SoC系統(tǒng)PowerPC（PerformanceOptimizedWithEnhancedRISC）是一種RISC架構(gòu)的CPU，Apple、IBM、Motorola組成的AIM聯(lián)盟所發(fā)展出的微處理器架構(gòu)。PowerPC處理器有32個(gè)（32位或64位）GPR（通用寄存器）以及諸如PC（程序計(jì)數(shù)器）、LR（鏈接寄存器）、CR（條件寄存器）等各種其它寄存器。8.3.1PowerPC產(chǎn)品系列IBM主要的PowerPC產(chǎn)品有PowerPC604s，PowerPC405,PowerPC750,PowerPCG3。Motorola主要有MC和MPC系列。(1)Motorola

MPC860MPC860PowerQUICC(QuadIntegratedCommunicationsController)內(nèi)部集成了微處理器和一些控制領(lǐng)域的常用外圍組件,特別適用于通信產(chǎn)品。集成了兩個(gè)處理塊（PowerPC核，通信處理模塊（CPM,CommunicationsProcessorModule））通信處理模塊支持四個(gè)串行通信控制器(SCC,SerialCommunicationController)：4個(gè)SCC，2個(gè)串行管理控制器(SMC),一個(gè)串行外圍接口電路(SPI)和一個(gè)I2C接口。(2)IBMPowerPC405GP32位RISC嵌入式CPU,內(nèi)核主頻達(dá)到200MHz；SDRAM接口(SynchronousDRAMInterface)；100MHz外圍設(shè)備總線(ExternalPeripheralBus)4個(gè)通道DMA控制,支持外設(shè),內(nèi)部UART和內(nèi)存；PCI總線接口---可設(shè)置同步,異步內(nèi)置時(shí)鐘；以太網(wǎng)(Ethernet)----支持10/100Mbps全雙工。媒介獨(dú)立接口(MediumIndependentInterface(MII)(3)IBMPowerPC405GP主要控制器包括:SDRAM存儲(chǔ)控制器,外部設(shè)備總線控制器(EBC),DMA控制器,UART,IIC總線接口,通用寄存器控制器(GeneralPurposeI/OController),通用中斷控制器(UniversalInterruptController,UIC),

JTAG。

XilinxVirtex-4FX系列平臺(tái)FPGA內(nèi)嵌PowerPC405硬處理器8.4多核處理器物理限制是多核以及未來(lái)眾核處理器出現(xiàn)和發(fā)展的動(dòng)力。一個(gè)經(jīng)驗(yàn)定律（摩爾定律）三個(gè)限制（功耗、互連線延時(shí)和設(shè)計(jì)復(fù)雜度）一個(gè)多核處理器本身沒(méi)有什么有深度的挑戰(zhàn)，難點(diǎn)其實(shí)是互連和編程的問(wèn)題。8.4.1學(xué)術(shù)界典型多核系統(tǒng)斯坦福的Hydra（1996）斯坦福的Imagine(2000)MIT的RAW（2002）UT奧斯丁的TRIPS（2003）8.4.2多核處理器分類(lèi)多核處理器的設(shè)計(jì)依照大致可以分為三類(lèi):總線或者交換開(kāi)關(guān)互連的處理器流處理器和圖形處理器網(wǎng)絡(luò)互連的處理器(1)總線或交換開(kāi)關(guān)架構(gòu)多核

設(shè)計(jì)統(tǒng)一的訪問(wèn)存儲(chǔ)路徑各個(gè)處理器核類(lèi)似于傳統(tǒng)的單核處理器，具有較為強(qiáng)大的計(jì)算功能，只是作了一些裁剪來(lái)優(yōu)化功耗等要素。從編程上來(lái)講類(lèi)似于傳統(tǒng)的多處理器編程，內(nèi)存空間共享，并控制了多線程編程的復(fù)雜度。(1)總線或交換開(kāi)關(guān)架構(gòu)多核

設(shè)計(jì)系統(tǒng)瓶頸體現(xiàn)在系統(tǒng)性能和功耗兩個(gè)方面系統(tǒng)性能總線或者交換開(kāi)關(guān)仍舊依賴(lài)全局金屬互聯(lián)線，其性能并不能隨著半導(dǎo)體技術(shù)進(jìn)步而提高。全局性地互連要求，效率低。從延遲上講，電阻電容大，充電時(shí)間長(zhǎng)，信號(hào)延遲很大；從吞吐率上來(lái)講，其帶寬是無(wú)法適應(yīng)處理器核數(shù)量的增長(zhǎng)的。(1)總線或交換開(kāi)關(guān)架構(gòu)多核

設(shè)計(jì)系統(tǒng)瓶頸體現(xiàn)在系統(tǒng)性能和功耗兩個(gè)方面功耗

功耗的不可擴(kuò)展性決定了總線結(jié)構(gòu)不能支持片上多核隨著摩爾定律而擴(kuò)展到片上眾核，需要選擇流處理器或者片上網(wǎng)絡(luò)等較為復(fù)雜的體系結(jié)構(gòu)。SoC總線結(jié)構(gòu)不足SoC的總線結(jié)構(gòu)在性能、功耗、延遲信號(hào)完整性、時(shí)鐘同步和可靠性等方面面臨著巨大的挑戰(zhàn)，成為限制MPSoC發(fā)展的主要瓶頸[（1）設(shè)備擴(kuò)展性（2）信號(hào)完整性（3）信號(hào)延遲（4）全局同步8.5片上網(wǎng)絡(luò)系統(tǒng)片上網(wǎng)絡(luò)（NetworkonChip,NoC）借鑒了分布式計(jì)算系統(tǒng)的通信方式，采用路由和分組交換技術(shù)替代傳統(tǒng)總線，是最有希望解決復(fù)雜片上通信問(wèn)題的新方法。NoC技術(shù)從體系結(jié)構(gòu)上解決了SoC的總線結(jié)構(gòu)所固有的三大問(wèn)題：由于地址空間有限而引起的可擴(kuò)展性問(wèn)題，由于分時(shí)通訊而引起的通訊效率問(wèn)題，以及由于全局同步而引起的功耗和面積問(wèn)題。SOC總線結(jié)構(gòu)的不足設(shè)備擴(kuò)展性全局同步信號(hào)延遲信號(hào)完整性ABCD提交多選題1分8.5.1NoC結(jié)構(gòu)NoC由計(jì)算資源和通信網(wǎng)絡(luò)兩部分組成。計(jì)算資源一般由IP核和本地內(nèi)存組成，完成廣義的“計(jì)算”任務(wù)。IP核可以是CPU、DSP、RAM、高帶寬的I/O設(shè)備、可重構(gòu)硬件單元等。通信網(wǎng)絡(luò)實(shí)現(xiàn)計(jì)算資源之間高速通信，主要包含路由器、鏈路和網(wǎng)絡(luò)適配器模塊。8.5.1NoC結(jié)構(gòu)8.5.2NoC分層和OSI之間對(duì)應(yīng)關(guān)系8.5.3NoC優(yōu)勢(shì)可擴(kuò)展性可重用性可預(yù)測(cè)性可定制性設(shè)計(jì)靈活性模塊化高性能8.5.4NoC關(guān)鍵技術(shù)(1)NoC拓?fù)浣Y(jié)構(gòu)NoC研究借鑒了并行計(jì)算機(jī)體系結(jié)構(gòu)中的靜態(tài)網(wǎng)絡(luò)結(jié)構(gòu)，包括規(guī)則拓?fù)浜筒灰?guī)則拓?fù)?。?guī)則拓?fù)渲饕?DMesh、2DTorus、3DMesh、Octagon、ClusterMesh、Spidergon、超立方、蜂窩式、樹(shù)形和蝶形等拓?fù)浣Y(jié)構(gòu)。不規(guī)則拓?fù)浒▽?zhuān)用網(wǎng)絡(luò)、分層網(wǎng)絡(luò)、網(wǎng)絡(luò)-總線混合拓?fù)湟约坝梢?guī)則拓?fù)浣M合而成的拓?fù)浣Y(jié)構(gòu)。規(guī)則拓?fù)渚哂辛己玫木W(wǎng)絡(luò)參數(shù)，容易進(jìn)行規(guī)模擴(kuò)展，能夠有效降低設(shè)計(jì)時(shí)間和成本，受到了廣泛的應(yīng)用。(1)NoC拓?fù)浣Y(jié)構(gòu)2Dmesh與2DTorus拓?fù)?1)NoC拓?fù)浣Y(jié)構(gòu)Octagon與3DMesh拓?fù)浣Y(jié)構(gòu)(1)NoC拓?fù)浣Y(jié)構(gòu)Spidergon與ClusterMesh拓?fù)浣Y(jié)構(gòu)(1)NoC拓?fù)浣Y(jié)構(gòu)傳統(tǒng)K叉樹(shù)的主要問(wèn)題是單個(gè)父節(jié)點(diǎn)尤其是根節(jié)點(diǎn)，容易成為通信瓶頸。一種可擴(kuò)展的基于4叉胖樹(shù)結(jié)構(gòu)的SPIN拓?fù)浣Y(jié)構(gòu)(1)NoC拓?fù)浣Y(jié)構(gòu)在給定的2×2交叉開(kāi)關(guān)中，通過(guò)在線對(duì)中各引出一根線簡(jiǎn)單地交叉相連就能獲得蝶網(wǎng)的基本構(gòu)造模塊。典型拓?fù)浣Y(jié)構(gòu)特性NOC拓?fù)浣Y(jié)構(gòu)包括MeshTorusSPINOctagonABCD提交多選題1分(2)路由算法路由算法用來(lái)確定數(shù)據(jù)包從源節(jié)點(diǎn)到目的節(jié)點(diǎn)所經(jīng)過(guò)的路徑。依據(jù)路由算法能否根據(jù)網(wǎng)絡(luò)通信量或拓?fù)浣Y(jié)構(gòu)自適應(yīng)地調(diào)整變化，路由算法可以分為靜態(tài)（確定性）路由算法和動(dòng)態(tài)（自適應(yīng)）路由算法。

根據(jù)不同的研究重點(diǎn)，有些側(cè)重于路由算法的性能，有些側(cè)重于路由算法損耗的能量。無(wú)論是哪類(lèi)路由，算法應(yīng)該有效地解決死鎖、活鎖以及饑餓問(wèn)題，提高通信的可靠性以及算法的健壯性。(2)路由算法死鎖是指兩個(gè)以上數(shù)據(jù)包被阻塞在中間路由節(jié)點(diǎn)，對(duì)網(wǎng)絡(luò)資源的釋放和請(qǐng)求之間出現(xiàn)循環(huán)等待的情況，數(shù)據(jù)包之間相互阻塞則引起死鎖?；铈i是指一個(gè)數(shù)據(jù)包在其目的節(jié)點(diǎn)周?chē)h(huán)繞傳輸，但無(wú)法到達(dá)目的節(jié)點(diǎn)的情況。饑餓是指當(dāng)傳輸過(guò)程中存在多種不同優(yōu)先級(jí)的數(shù)據(jù)包，可能出現(xiàn)高優(yōu)先級(jí)的數(shù)據(jù)包始終占用資源，使得低優(yōu)先級(jí)的數(shù)據(jù)包無(wú)法獲得資源使用權(quán)，不能到達(dá)目的節(jié)點(diǎn)的情況。(2)路由算法常用路由算法確定性XY路由算法自適應(yīng)的Nonh_1ast、South_last、Odd_even和DyAD路由算法。確定性XY路由算法確定性XY路由算法取決于源節(jié)點(diǎn)和目的節(jié)點(diǎn)的地址，與網(wǎng)絡(luò)狀況無(wú)關(guān)。數(shù)據(jù)包首先在X方向進(jìn)行傳輸，當(dāng)數(shù)據(jù)包到達(dá)與目的節(jié)點(diǎn)同一列時(shí)，轉(zhuǎn)向Y方向傳輸，最后到達(dá)目的節(jié)點(diǎn)。Odd_even路由算法禁止奇數(shù)列節(jié)點(diǎn)發(fā)生NW和SW的轉(zhuǎn)向；禁止偶數(shù)列節(jié)點(diǎn)發(fā)生EN和