《電工電子技術(shù)基礎(chǔ)》課件-第12章

12.1脈沖信號(hào)12.2邏輯代數(shù)與邏輯函數(shù)

12.3邏輯門電路

12.4組合邏輯電路的分析與設(shè)計(jì)

12.5常用的組合邏輯模塊

習(xí)題12.1脈沖信號(hào)

在數(shù)字電路中，信號(hào)是脈沖信號(hào)，且持續(xù)時(shí)間短暫。常見的脈沖波形有圖12.1.1所示的矩形波和尖頂波。實(shí)際的矩形脈沖波形如圖12.1.2所示。

圖12.1.1常見的脈沖波形

圖12.1.2實(shí)際的矩形脈沖波形下面以圖12.1.2所示的實(shí)際矩形波為例，介紹脈沖信號(hào)波形的參數(shù)。

(1)脈沖幅度A:脈沖信號(hào)變化的最大值。

(2)脈沖上升時(shí)間tr：從脈沖幅度的10%上升到90%所需的時(shí)間。

(3)脈沖下降時(shí)間tf：從脈沖幅度的90%下降到10%所需的時(shí)間。

(4)脈沖寬度tp：從上升沿脈沖幅度的50%到下降沿脈沖幅度的50%所需的時(shí)間。

(5)脈沖周期T：周期性脈沖信號(hào)相鄰兩個(gè)上升沿(或下降沿)的脈沖幅度的10%兩點(diǎn)之間的時(shí)間間隔。

(6)脈沖頻率f：?jiǎn)挝粫r(shí)間內(nèi)的脈沖數(shù)，。正、負(fù)脈沖信號(hào)如圖12.1.3所示。圖12.1.3(a)中，變化后比變化前的電平值高的稱為正脈沖；圖12.1.3(b)中，變化后比變化前的電平值低的稱為負(fù)脈沖。如果把高電平用邏輯值1表示，低電平用邏輯0表示，則稱為正邏輯。

圖12.1.3正、負(fù)脈沖12.2邏輯代數(shù)與邏輯函數(shù)

12.2.1邏輯代數(shù)的基本運(yùn)算

邏輯代數(shù)(又稱布爾代數(shù))是分析與設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”、“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。

1.基本的邏輯運(yùn)算邏輯代數(shù)有三種基本的運(yùn)算，即邏輯與(邏輯乘)運(yùn)算、邏輯或(邏輯加)運(yùn)算和邏輯非運(yùn)算。邏輯與運(yùn)算可表示為Y=A·B(“·”表示邏輯乘，可省略不寫)

邏輯或運(yùn)算可表示為Y=A+B

邏輯非運(yùn)算可表示為用圖12.2.1可直觀表示各種邏輯運(yùn)算。在圖12.2.1(a)中，開關(guān)A和B串聯(lián)，只有當(dāng)A與B同時(shí)接通(條件)時(shí)，電燈才亮(結(jié)果)。全部條件同時(shí)具備時(shí)，結(jié)果才發(fā)生，這就是與邏輯。在圖12.2.1(b)中，開關(guān)A和B并聯(lián)，只要有一個(gè)開關(guān)閉合，電燈就亮。只要有一個(gè)或以上條件具備時(shí)，結(jié)果就發(fā)生，這就是或邏輯。在圖12.2.1(c)中，開關(guān)A與電燈并聯(lián)，只有當(dāng)開關(guān)A斷開時(shí)，電燈才亮。當(dāng)條件具備時(shí)，結(jié)果不發(fā)生，而條件不具備時(shí)，結(jié)果卻發(fā)生了，這就是非邏輯。

圖12.2.1由開關(guān)組成的邏輯門電路基本邏輯運(yùn)算法則如表12.2.1所示。表12.2.1基本邏輯運(yùn)算法則

2.邏輯代數(shù)的基本定律

根據(jù)邏輯代數(shù)的基本運(yùn)算法則，可以推導(dǎo)出如下基本定律：交換律

A+B=B+A

(12.2.1)AB=BA

(12.2.2)結(jié)合律A+B+C=A+(B+C)

(12.2.3)ABC=A(BC)=(AB)C

(12.2.4)分配律A(B+C)=AB+AC

(12.2.5)A+BC=(A+B)(A+C)

(12.2.6)

吸收律

(12.2.7)(12.2.8)(12.2.9)(12.2.10)(12.2.11)(12.2.12)反演律(12.2.13)(12.2.14)

3.幾種常用的邏輯運(yùn)算除了基本的邏輯運(yùn)算以外，在邏輯問題中還常用到與非、或非、異或、同或等邏輯運(yùn)算。與非運(yùn)算(12.2.15)或非運(yùn)算(12.2.16)異或運(yùn)算(12.2.17)同或運(yùn)算(12.2.18)

12.2.2邏輯函數(shù)的表示方法一個(gè)邏輯函數(shù)可以用邏輯表達(dá)式、邏輯圖、真值表和卡諾圖四種形式表示，本書介紹前三種。用邏輯表達(dá)式、邏輯圖和真值表表示的常用邏輯函數(shù)如表12.2.2所示。

表12.2.2常用邏輯函數(shù)的三種表示形式

邏輯表達(dá)式可分為多種形式，如與或表達(dá)式、或與表達(dá)式、與非-與非表達(dá)式、或非-或非表達(dá)式、與或非表達(dá)式等。各種形式之間可以相互轉(zhuǎn)換，采用何種形式，與最終實(shí)現(xiàn)邏輯函數(shù)的門電路有一定關(guān)系。一個(gè)邏輯變量有兩種取值可能，將各邏輯變量的各種取值可能進(jìn)行運(yùn)算與對(duì)應(yīng)的結(jié)果一一列出來的表格稱為真值表。在研究事物的邏輯關(guān)系時(shí)，直接寫出邏輯表達(dá)式有一定困難，但容易列寫出真值表。

1.真值表轉(zhuǎn)換為與或表達(dá)式由真值表轉(zhuǎn)換為與或表達(dá)式的方法如下:將真值表中使函數(shù)值為1的每一組變量寫成一個(gè)與項(xiàng)，其中邏輯值為1的變量采用原變量，將邏輯值為0的變量取非變量，最后將所得的幾個(gè)與項(xiàng)取或運(yùn)算，就得到函數(shù)的與或表達(dá)式。例如，將邏輯同或的真值表轉(zhuǎn)換為與或表達(dá)式。由表12.2.2可知，能使Y為1的A和B取值的組合有兩種:第一種是A=0，B=0，則對(duì)應(yīng)的與項(xiàng)為；第二種是A=1，B=1，則對(duì)應(yīng)的與項(xiàng)為AB。所以，同或的表達(dá)式為。

2.由邏輯表達(dá)式列寫真值表

把函數(shù)中變量的各種取值組合有序地填入真值表中，再計(jì)算出變量各種組合時(shí)對(duì)應(yīng)的函數(shù)值，也填入表中，就完成了邏輯表達(dá)式向真值表的轉(zhuǎn)換。當(dāng)有n個(gè)變量時(shí)，就有2n個(gè)取值組合。

3.邏輯表達(dá)式與邏輯圖的轉(zhuǎn)換常用邏輯表達(dá)式的邏輯圖要牢記，特別是表12.2.2中的前四項(xiàng)。12.2.3邏輯表達(dá)式的化簡(jiǎn)

邏輯表達(dá)式也需要化簡(jiǎn)，以便使它的邏輯電路更為簡(jiǎn)單。對(duì)不同形式的表達(dá)式，最簡(jiǎn)的標(biāo)準(zhǔn)是不一樣的。以與或表達(dá)式為例，首先要求化簡(jiǎn)后的表達(dá)式中所包含的或項(xiàng)最少，每個(gè)與項(xiàng)中變量的個(gè)數(shù)也最少。用邏輯公式化簡(jiǎn)邏輯表達(dá)式的方法，稱為公式法。運(yùn)用公式法時(shí)，需熟練掌握邏輯代數(shù)的基本公式。

【例12.2.1】化簡(jiǎn)表達(dá)式。

解(利用A+＝1)(式(12.2.11))

【例12.2.2】

化簡(jiǎn)表達(dá)式

。

解

(式(12.2.11))

(式(12.2.13))

(式(12.2.11))

(式(12.2.14))

【例12.2.3】化簡(jiǎn)表式。

解

(式(12.2.11))(式(12.2.9))(式(12.2.11))(式(12.2.14))(式(12.2.11))(式(12.2.9))

12.2.4邏輯表達(dá)式的變換當(dāng)用不同電路實(shí)現(xiàn)邏輯函數(shù)時(shí)，其邏輯表達(dá)式也不同，這就需要將不同形式的邏輯表達(dá)式進(jìn)行變換。下面介紹最常用的與或表達(dá)式與與非-與非表達(dá)式的互相轉(zhuǎn)換方法，主要運(yùn)用式(12.2.13)和式(12.2.14)的反演律。

【例12.2.4】將與或表達(dá)式Y(jié)=A+B+C轉(zhuǎn)換為與非-與非表達(dá)式。解

【例12.2.5】將與非-與非表達(dá)式轉(zhuǎn)換為與或表達(dá)式。解

練習(xí)與思考

12.2.1如何將真值表轉(zhuǎn)換成與或表達(dá)式？請(qǐng)將異或邏輯的真值表轉(zhuǎn)換成與或表達(dá)式。

12.2.2如何將邏輯表達(dá)式轉(zhuǎn)換為真值表？請(qǐng)寫出的真值表。12.3邏輯門電路

邏輯門電路是組合電路中的單元電路，它的輸入與輸出之間滿足一定的邏輯關(guān)系，所以可以用它來實(shí)現(xiàn)各種邏輯函數(shù)。門電路可由分立元件組成，也可以是集成電路。12.3.1分立元件的門電路在圖12.3.1(a)中，輸入信號(hào)A和B中只要有一個(gè)為0，輸出就為0；只有A和B全為1時(shí)，Y才為1。輸出Y與輸入A、B之間符合與邏輯關(guān)系，該電路能實(shí)現(xiàn)與邏輯運(yùn)算，是與門電路。在圖12.3.1(c)中，當(dāng)輸入信號(hào)為0時(shí)，晶體管截止，輸出Y為1；當(dāng)A為1時(shí)，晶體管飽和導(dǎo)通，Y為0。輸出Y與輸入A之間符合非邏輯關(guān)系，為非門電路。其余電路，請(qǐng)自行分析。

圖12.3.1分立元件組成的各種門電路12.3.2集成邏輯門電路集成邏輯門電路體積小，可靠性高，耗電低，速度快，易于連接。這里只介紹TTL門電路。使用集成門電路，要掌握其邏輯功能，了解相關(guān)特性和主要參數(shù)。在TTL門電路中，常用集成與非門電路，一塊集成電路可以封裝多個(gè)與非門電路。圖12.3.2所示的是74LS20與非門的外引線排列圖及邏輯符號(hào)。

圖12.3.2

74LS20與非門的外引線排列圖及邏輯符號(hào)

1.電壓傳輸特性電壓傳輸特性描述了門電路的輸入電壓和輸出電壓之間的關(guān)系。圖12.3.3所示的是TTL與非門的電壓傳輸特性。當(dāng)ui從零開始逐漸增大時(shí)，在ui的一定范圍內(nèi)輸出保持高電平基本不變。當(dāng)ui上升到一定數(shù)值之后，輸出很快下降為低電平，此后即使ui繼續(xù)增加，輸出也保持低電平基本不變。

圖12.3.3

TTL與非門的電壓傳輸特性

2.主要參數(shù)

(1)輸入高電平UIH和輸入低電平UIL。

UIH是與邏輯1對(duì)應(yīng)的輸入電平，其典型值為3.6V。UIL是與邏輯0對(duì)應(yīng)的輸入電平，其典型值是0.3V。

(2)輸出高電平UOH和輸出低電平UOL。

UOH是指與非門至少有一個(gè)低電平時(shí)的輸出高電平。UOL是指當(dāng)與非門輸入全為高電平時(shí)的輸出低電平。對(duì)TTL與非門，當(dāng)UCC為5V時(shí)，UOH≥2.4V，UOL≤0.4V。

(3)開門電平UON和關(guān)門電平UOFF。開門電平UON是保證與非門輸出為低電平的最小輸入高電平。關(guān)門電平UOFF是保證與非門輸出為高電平的最大輸入低電平。一般TTL與非門的UON=1.8V，UOFF=0.8V。

圖12.3.4三態(tài)輸出與非門電路的邏輯符號(hào)及應(yīng)用圖12.3.4(a)所示的三態(tài)門是控制端為高電平時(shí)有效。當(dāng)E=1時(shí)，與普通與非門的邏輯功能相同;當(dāng)E=0時(shí)，不論A、B為何狀態(tài)，輸出均為高阻態(tài)(與外電路隔斷)。圖12.3.4(b)所示的三態(tài)門是控制端為低電平時(shí)有效。當(dāng)E=0時(shí)，與普通與非門的邏輯功能相同;當(dāng)E=1時(shí)，不論A、B的狀態(tài)如何，輸出為高阻態(tài)。使用三態(tài)門可以實(shí)現(xiàn)一條總線分時(shí)傳送多路信號(hào)，如圖12.3.4(c)所示。工作時(shí)，分時(shí)使各門的控制端為1，即同一時(shí)間只讓一個(gè)門處于有效狀態(tài)，而其余門處于高阻態(tài)。用總線結(jié)構(gòu)傳送信號(hào)的方法，在計(jì)算機(jī)和數(shù)字系統(tǒng)中被廣泛應(yīng)用。練習(xí)與思考

12.3.1什么是TTL與非門的開門電平UON和關(guān)門電平UOFF？

12.3.2三態(tài)門有哪幾種輸出狀態(tài)？為什么使用三態(tài)門時(shí)可以實(shí)現(xiàn)一條總線分時(shí)地傳送多個(gè)信號(hào)？12.4組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的特點(diǎn)是:其輸出狀態(tài)只取決于當(dāng)前的輸入狀態(tài)，而與以前的輸出狀態(tài)無關(guān)。本節(jié)介紹組合邏輯電路的分析與設(shè)計(jì)問題。12.4.1組合邏輯電路的分析在實(shí)際工作中需要分析一些邏輯電路圖。邏輯電路的分析就是分析一個(gè)組合邏輯電路的邏輯功能。其一般方法為:根據(jù)已知邏輯電路圖，寫出邏輯表達(dá)式，然后化簡(jiǎn)或變換邏輯表達(dá)式，再寫出真值表，最后總結(jié)出電路的邏輯功能。

【例12.4.1】某一組合邏輯電路如圖12.4.1所示，試分析其邏輯功能。圖12.4.1例12.4.1圖解

(1)由邏輯圖寫出邏輯表達(dá)式。從輸入端到輸出端，依次寫出各個(gè)門的邏輯表達(dá)式，最后寫出輸出變量的邏輯表達(dá)式:

(2)由邏輯式寫出真值表(表12.4.1)。表12.4.1例12.4.1的真值表

(3)分析邏輯功能。從真值表可以看出，只有A、B、C全為0或全為1時(shí)，輸出Y才為1，否則為0。故該電路的邏輯功能是判一致功能，可用于判斷三個(gè)輸入端的狀態(tài)是否一致。12.4.2組合邏輯電路的設(shè)計(jì)

根據(jù)實(shí)際的邏輯問題設(shè)計(jì)出能夠滿足要求的電路，這是組合邏輯電路設(shè)計(jì)的任務(wù)。其方法為:設(shè)定事物不同狀態(tài)的邏輯值，根據(jù)邏輯要求列寫真值表，再由真值表寫出邏輯表達(dá)式，化簡(jiǎn)或變換該表達(dá)式，用適當(dāng)?shù)拈T電路來實(shí)現(xiàn)邏輯表達(dá)式。

【例12.4.2】試設(shè)計(jì)一個(gè)舉重判決器。判定舉重運(yùn)動(dòng)員是否成功，由三名裁判決定，其中一名主裁(A)和兩名副裁(B，C)，只有這三名裁判中至少有兩個(gè)且有一名主裁認(rèn)為成功，才判為成功。如果認(rèn)為成功，則用1表示;若不成功，則用0表示。

解

(1)由題意列出真值表。共有八種組合，Y=1的有三種情況，真值表如表12.4.2所示。

表12.4.2例12.4.2的真值表

(2)由真值表寫出邏輯式并化簡(jiǎn)。

(3)由上式可畫出邏輯圖如圖12.4.2所示。

圖12.4.2例12.4.2的邏輯圖

【例12.4.3】在集成電路中，與非門是基本元件之一。在上例中試用與非門來構(gòu)成邏輯圖。

解

由上式可畫出邏輯圖如圖12.4.3所示。

圖12.4.3例12.4.3的邏輯圖

【例12.4.4】某同學(xué)選修四門課程，規(guī)定如下:

(1)課程A及格得1分，不及格得0分;

(2)課程B及格得2分，不及格得0分;

(3)課程C及格得4分，不及格得0分;

(4)課程D及格得5分，不及格得0分。若總得分大于等于8分，就可結(jié)業(yè)。試用與非門畫出實(shí)現(xiàn)上述要求的邏輯電路。

解

A、B、C、D分別表示各課程的考試狀態(tài)，及格為1，不及格為0；總分大于等于8分，則Y為1，否則Y為0。

(1)按題意列出真值表(表12.4.3)。

表12.4.3例12.4.4的真值表

(2)由真值表寫出邏輯式并化簡(jiǎn)。(3)由邏輯式畫出邏輯圖如圖12.4.4所示。

圖12.4.4例12.4.4邏輯圖練習(xí)與思考

12.4.1某機(jī)床電動(dòng)機(jī)由電源開關(guān)S1、過載保護(hù)開關(guān)S2和安全開關(guān)S3控制。三個(gè)開關(guān)同時(shí)閉合時(shí)，電動(dòng)機(jī)轉(zhuǎn)動(dòng);任一開關(guān)斷開時(shí)，電動(dòng)機(jī)停轉(zhuǎn)。試用邏輯門實(shí)現(xiàn)，畫出控制電路。

12.4.2列寫邏輯函數(shù)的真值表，并說明具有判偶的邏輯功能。12.5常用的組合邏輯模塊

本節(jié)介紹常用邏輯模塊電路的原理和功能。12.5.1全加器在數(shù)字系統(tǒng)中，二進(jìn)制加法器是基本部件之一。

【例12.5.1】設(shè)計(jì)一個(gè)能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制全加器的邏輯電路。解設(shè)加數(shù)、被加數(shù)和低位的進(jìn)位分別為An、Bn、Cn1，而輸出變量為本位和Sn、本位進(jìn)位Cn。按二進(jìn)制加法原理列出全加運(yùn)算的真值表如表12.5.1所示。表12.5.1全加器的真值表

由以上兩式畫出一位全加器的邏輯圖，如圖12.5.1(a)所示。圖12.5.1(b)是全加器的邏輯符號(hào)。

圖12.5.1全加器的邏輯電路圖及邏輯符號(hào)12.5.2編碼器

用數(shù)字或某種文字和符號(hào)來表示某一對(duì)象或信號(hào)的過程，稱為編碼。

1.二進(jìn)制編碼器二進(jìn)制編碼器是將編碼信息編成二進(jìn)制代碼的電路。n位二進(jìn)制代碼有2n種代碼組，最多可以對(duì)2n個(gè)被編碼信息進(jìn)行編碼，可稱為2n/n線編碼器。設(shè)被編碼對(duì)象為N，二進(jìn)制代碼為n位，則應(yīng)滿足N≤2n。

【例12.5.2】把I0、I1、I2、I3、I4、I5、I6、I7八個(gè)輸入信號(hào)編成對(duì)應(yīng)的二進(jìn)制代碼輸出。解

(1)因?yàn)檩斎胗邪藗€(gè)信號(hào)，所以輸出是三位(2n=8，n=3)，稱為8/3線編碼器。

(2)確定編碼方案，建立編碼器的真值表(編碼表)。表12.5.2所列的是三位二進(jìn)制編碼器的編碼表。

表12.5.2三位二進(jìn)制編碼器的編碼表

(3)寫出邏輯式。

(4)由邏輯式畫出邏輯圖。位二進(jìn)制編碼器的邏輯圖如圖12.5.2所示。此電路不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)出現(xiàn)。圖12.5.2三位二進(jìn)制編碼器的邏輯圖

2.二-十進(jìn)制編碼器

二-十進(jìn)制編碼器是將十個(gè)數(shù)碼0、1、2、3、4、5、6、7、8、9編成二進(jìn)制代碼的電路。輸入的是0~9十個(gè)數(shù)碼，輸出的是對(duì)應(yīng)的二進(jìn)制代碼，這種代碼也簡(jiǎn)稱BCD碼。由于輸入有十個(gè)數(shù)碼，因此取四位二進(jìn)制數(shù)代碼輸出(2n＞10，取n=4)。四位二進(jìn)制代碼共有十六種狀態(tài)，所以有多種編碼方案。最常用的是8421編碼方式，取四位二進(jìn)制代碼的前十種狀態(tài)，表示0~9十個(gè)數(shù)碼，如表12.5.3所示。四位二進(jìn)制代碼中各位的1所代表的十進(jìn)制數(shù)從高位到低位依次為8、4、2、1。例如“1001”，這個(gè)二進(jìn)制代碼就表示:1×8+0×4+0×2+1×1=9

表12.5.3

8421碼編碼表以上編碼器每次只允許一個(gè)輸入端有信號(hào)，而實(shí)際上還常常出現(xiàn)多個(gè)輸入端上同時(shí)有信號(hào)的情況，這就需要優(yōu)先編碼器。74LS147型10/4線優(yōu)先編碼器的功能表如表12.5.4所示。由表可見，有九個(gè)輸入變量，四個(gè)輸出量，它們都是反變量。輸入的反變量對(duì)低電平有效，即有信號(hào)時(shí)，輸入為0。輸出的反變量組成反碼，對(duì)應(yīng)于0~9十個(gè)二進(jìn)制數(shù)碼。輸入信號(hào)的優(yōu)先次序?yàn)椤．?dāng)時(shí)，無論其他輸入端為何值，輸出端只對(duì)編碼，輸出為0110(原碼為1001)。當(dāng)，時(shí)，無論其他輸入端為何值，輸出端只對(duì)編碼，輸出為0111(原碼為1000)。表12.5.4

74LS147型優(yōu)先編碼器的功能表

圖12.5.3是十鍵8421碼編碼器的邏輯圖，按下某個(gè)按鍵，就輸入相應(yīng)的一個(gè)十進(jìn)制數(shù)碼。例如，按下S6鍵，輸入6，即，輸出為0110。

圖12.5.3十鍵8421碼編碼器的邏輯圖12.5.3譯碼器和數(shù)字顯示譯碼是編碼的逆過程，是將具有特定含義的代碼翻譯成相應(yīng)的狀態(tài)或信息。能實(shí)現(xiàn)譯碼功能的電路稱為譯碼器。

1.二進(jìn)制譯碼器

二進(jìn)制譯碼器的輸入是n位二進(jìn)制代碼。n位二進(jìn)制代碼有2n種代碼組合，每組輸入代碼對(duì)應(yīng)一個(gè)輸出端，所以n位二進(jìn)制譯碼器有2n個(gè)輸出端，或稱二進(jìn)制譯碼器可譯出2n種狀態(tài)。設(shè)輸入代碼的位數(shù)為n，則稱該二進(jìn)制譯碼器為n/2n譯碼器。當(dāng)n=3時(shí)，則稱之為3/8線譯碼器。

【例12.5.3】圖12.5.4是74LS139型雙2/4線譯碼器的邏輯圖和邏輯符號(hào)。該譯碼器內(nèi)部有兩個(gè)獨(dú)立的2/4線譯碼器，圖12.5.4(a)是一個(gè)譯碼器的邏輯圖。A0、A1是輸入端，是輸出端。是能使端，低電平有效，當(dāng)時(shí)，可以譯碼;當(dāng)時(shí)，無論A0和A1是何值，禁止譯碼，輸出全為1。試寫出邏輯式和邏輯功能表。

圖12.5.4

74LS139型譯碼器邏輯圖和邏輯符號(hào)

解圖12.5.4(a)的邏輯式為

表12.5.5是它的功能表，將、A1和A0作為輸入，算出、、、并列入表中。

表12.5.5

74LS139型譯碼器的功能表

【例12.5.4】用譯碼器實(shí)現(xiàn)例12.5.1中的全加器。

解由于全加器的輸出Sn和Cn都用三個(gè)變量An、Bn、Cn-1表示，故選用74LS138型3/8線譯碼器。

將輸入變量An、Bn、Cn-1對(duì)應(yīng)地接到譯碼器的輸入端A2、A1、A0。由表12.5.2可得出：

同樣也可以寫出:因此可得用74LS138實(shí)現(xiàn)的全加器的邏輯圖如圖12.5.5所示。

圖12.5.5用74LS138實(shí)現(xiàn)的全加器的邏輯圖

2.二—十進(jìn)制顯示譯碼器在數(shù)字系統(tǒng)中，常常要把測(cè)量的數(shù)據(jù)和運(yùn)算結(jié)果用十進(jìn)制顯示出來。這就要用顯示譯碼器，它能夠把“8421”二—十進(jìn)制代碼譯成能顯示的十進(jìn)制數(shù)。下面介紹半導(dǎo)體數(shù)碼管顯示器件。

1)半導(dǎo)體數(shù)碼管半導(dǎo)體數(shù)碼管(LED數(shù)碼管，如圖12.5.6(a)所示)的基本單元是發(fā)光二極管LED，它將十進(jìn)制數(shù)碼分為七個(gè)字段，每段為一發(fā)光二極管，其字形結(jié)構(gòu)如圖12.5.6(b)所示。選擇不同字段發(fā)光，可顯示出不同的字形。例如，當(dāng)a、b、c、d、e、f、g七段全亮?xí)r，顯示出8;當(dāng)a、b、g、c、d段亮?xí)r，顯示出3。半導(dǎo)體數(shù)碼管中七個(gè)發(fā)光二極管有共陰極和共陽極兩種接法，如圖12.5.7所示。前者，某一段接高電平時(shí)發(fā)光;后者，某一段接低電平時(shí)發(fā)光。每個(gè)管子在使用時(shí)要串限流電阻。

圖12.5.7半導(dǎo)體數(shù)碼管的兩種接法半導(dǎo)體數(shù)碼管中七個(gè)發(fā)光二極管有共陰極和共陽極兩種接法，如圖12.5.7所示。前者，某一段接高電平時(shí)發(fā)光;后者，某一段接低電平時(shí)發(fā)光。每個(gè)管子在使用時(shí)要串限流電阻。

圖12.5.7半導(dǎo)體數(shù)碼管的兩種接法

2)七段顯示譯碼器七段顯示譯碼器的功能是把“8421”二—十進(jìn)制代碼譯成對(duì)應(yīng)數(shù)碼管的七個(gè)字段信號(hào)，驅(qū)動(dòng)數(shù)碼管，并將對(duì)應(yīng)的十進(jìn)制數(shù)碼顯示。表12.5.5是采用共陰極數(shù)碼管的七段顯示譯碼器的功能表;如果采用共陰極數(shù)碼管，則輸出狀態(tài)應(yīng)和表12.5.6所示相反，即0和1對(duì)換。

表12.5.6

74LS247型七段譯碼器的功能

圖12.5.8是74LS247譯碼器的外引線排列圖。它有四個(gè)輸入端A0、A1、A2、A3和七個(gè)輸出端(低電平有效)，后者經(jīng)限流電阻后接數(shù)碼管七段。七段譯碼器和數(shù)碼管的連接圖如圖12.5.9所示。

圖12.5.8

74LS247的外引線排列圖

圖12.5.9七段譯碼器和數(shù)碼管的連接圖三個(gè)輸入控制端的功能如下:

(1)試燈輸入端:用來檢驗(yàn)數(shù)碼管的七段是否正常工作。當(dāng)，時(shí)，無論A0、A1、A2、A3為何狀態(tài)，輸出均為0，數(shù)碼管七段全亮，顯示8。

(2)滅燈輸入端:當(dāng)時(shí)，無論其他輸入信號(hào)如何，輸出均為1，七段全滅，無顯示。

(3)滅0輸入端：當(dāng)，，且只有當(dāng)A3A2A1A0=0000時(shí)，輸出均為1，不顯示0字;這時(shí)，如果，則譯碼器正常輸出，顯示0字。當(dāng)A3A2A1A0為其它組合時(shí)，不論為0或1，譯碼器均正常輸出。此輸入控制信號(hào)常用來消除無效0，例如，將00.01前多余0消除，只顯示0.01。上述三個(gè)輸入控制端均為低電平有效，正常工作時(shí)均接高電平。練習(xí)與思考

12.5.1欲對(duì)12個(gè)信息進(jìn)行二進(jìn)制編碼，至少需用幾位二進(jìn)制代碼？

12.5.2二進(jìn)制譯碼(編碼)和二—十進(jìn)制譯碼(編碼)有何不同？本章小結(jié)本章在介紹邏輯代數(shù)和邏輯門電路等知識(shí)的基礎(chǔ)上，重點(diǎn)進(jìn)行了組合邏輯電路的分析與設(shè)計(jì)，以及常用組合邏輯模塊的介紹。本章知識(shí)點(diǎn)

(1)基本邏輯運(yùn)算和邏輯代數(shù)的基本定律。

(2)邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換。

(3)分立元件門電路和集成邏輯門電路。

(4)組合邏輯電路的分析和設(shè)計(jì)原理。

(5)全加器、編碼器、譯碼器等常用組合邏輯模塊的介紹。習(xí)題

12.1用公式法化簡(jiǎn)下列邏輯函數(shù):

(1)；

(2)；