Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用（第三版）課件 第1章 Verilog HDL數(shù)字集成電路

1.1數(shù)字集成電路的發(fā)展和設(shè)計(jì)方法的演變

1.2硬件描述語(yǔ)言

1.3功能模塊的可重用性與IP核

1.4VerilogHDL的發(fā)展和國(guó)際標(biāo)準(zhǔn)

1.5VerilogHDL在數(shù)字集成電路設(shè)計(jì)中的優(yōu)點(diǎn)

1.6VerilogHDL在數(shù)字集成電路設(shè)計(jì)流程中的作用1.1數(shù)字集成電路的發(fā)展和設(shè)計(jì)方法的演變從20世紀(jì)60年代開始，隨著數(shù)字集成電路的工藝、制造和設(shè)計(jì)技術(shù)的飛速發(fā)展，數(shù)字集成電路從最早的真空管和電子管電路，發(fā)展到以硅基半導(dǎo)體為主的集成電路。集成電路的規(guī)模從開始的僅幾十個(gè)邏輯門的小規(guī)模集成電路發(fā)展到單芯片數(shù)達(dá)千萬(wàn)個(gè)邏輯門的極大規(guī)模集成電路，單芯片上可以集成幾百億只晶體管(見(jiàn)圖1.1-1)。數(shù)字集成電路設(shè)計(jì)單元從起初的分立元件發(fā)展到IP復(fù)用；系統(tǒng)級(jí)別由早期的印制板系統(tǒng)發(fā)展到當(dāng)下最為流行的片上系統(tǒng)；采用的7?nm和5?nm工藝技術(shù)已成熟，并迅速向更小尺寸的產(chǎn)品方向發(fā)展；功能方面也從開始的簡(jiǎn)單布爾邏輯運(yùn)算發(fā)展到可以每秒處理數(shù)十億次計(jì)算的復(fù)雜運(yùn)算。因此，數(shù)字集成電路在計(jì)算機(jī)、通信、圖像等領(lǐng)域得到了廣泛應(yīng)用。數(shù)字集成電路工藝制造水平的提高和芯片規(guī)模的擴(kuò)大，使芯片的設(shè)計(jì)方法和設(shè)計(jì)技術(shù)發(fā)生了很大的變化，如圖1.1-2所示。早期的數(shù)字系統(tǒng)大多采用搭積木式的原理圖設(shè)計(jì)方法，通過(guò)一些固定功能的器件加上一定的外圍電路構(gòu)成模塊，再由這些模塊進(jìn)一步形成功能電路。這種設(shè)計(jì)方法的靈活性差，只適合于中小規(guī)模的集成電路，當(dāng)電路和模塊的規(guī)模增大時(shí)，設(shè)計(jì)效率會(huì)降低。集成電路的發(fā)展可分為三個(gè)主要階段。20世紀(jì)70年代為第一次變革時(shí)期，是以加工制造為主導(dǎo)的IC產(chǎn)業(yè)發(fā)展的初級(jí)階段，主流產(chǎn)品是簡(jiǎn)單微處理器、存儲(chǔ)器以及標(biāo)準(zhǔn)通用邏輯電路。這一時(shí)期，IC整合元件廠在IC市場(chǎng)中充當(dāng)主要角色，設(shè)計(jì)部門只作為附屬部門而存在。芯片設(shè)計(jì)和半導(dǎo)體工藝密切相關(guān)，設(shè)計(jì)主要以人工為主，計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)僅作為數(shù)據(jù)處理和圖形編程之用。20世紀(jì)80年代為第二次變革時(shí)期，是標(biāo)準(zhǔn)工藝加工線公司與IC設(shè)計(jì)公司共同發(fā)展的階段，主流產(chǎn)品是MPU、微控制器及專用IC。這時(shí)，F(xiàn)oundry和IC設(shè)計(jì)公司相結(jié)合的方式開始成為集成電路產(chǎn)業(yè)發(fā)展的新模式。這一時(shí)期，IC產(chǎn)業(yè)開始進(jìn)入以客戶為導(dǎo)向的階段。首先，標(biāo)準(zhǔn)化功能的IC已難以滿足整機(jī)客戶對(duì)系統(tǒng)成本、可靠性等的要求；其次，由于小尺寸加工技術(shù)的進(jìn)步，軟件的硬件化已成為可能，超大規(guī)模集成電路開始成為主流芯片；再次，隨著電子設(shè)計(jì)自動(dòng)化工具軟件的發(fā)展，采用了元件庫(kù)、工藝模擬參數(shù)及其仿真概念等方法，芯片設(shè)計(jì)開始進(jìn)入以計(jì)算機(jī)為主的抽象化軟件階段，設(shè)計(jì)過(guò)程可以獨(dú)立于生產(chǎn)工藝而存在。無(wú)生產(chǎn)線的IC設(shè)計(jì)公司和設(shè)計(jì)部門紛紛建立起來(lái)并得到迅速的發(fā)展，同時(shí)以制造為主的Foundry工廠也迅速發(fā)展起來(lái)。1987年，全球第一個(gè)Foundry工廠—臺(tái)灣積體電路公司成立，它的創(chuàng)始人張忠謀被譽(yù)為“晶芯片加工之父”。20世紀(jì)90年代為第三次變革時(shí)期，IC產(chǎn)業(yè)的“四業(yè)”(設(shè)計(jì)業(yè)、制造業(yè)、封裝業(yè)、測(cè)試業(yè))開始分離，功能強(qiáng)大的通用型中央處理器和信號(hào)處理器成為產(chǎn)業(yè)新的增長(zhǎng)點(diǎn)。在這個(gè)階段，芯片廠商認(rèn)識(shí)到，越來(lái)越龐大的集成電路產(chǎn)業(yè)體系并不利于整個(gè)IC產(chǎn)業(yè)的發(fā)展，“分”才能精，“整合”才能成優(yōu)勢(shì)。于是，IC產(chǎn)業(yè)結(jié)構(gòu)向高度專業(yè)化轉(zhuǎn)化成為一種趨勢(shì)，開始形成設(shè)計(jì)業(yè)、制造業(yè)、封裝業(yè)、測(cè)試業(yè)獨(dú)立成行的局面，全球IC產(chǎn)業(yè)的發(fā)展越來(lái)越顯示出這種結(jié)構(gòu)的優(yōu)勢(shì)。進(jìn)入21世紀(jì)，IC產(chǎn)業(yè)的發(fā)展速度更是驚人；基于市場(chǎng)和社會(huì)發(fā)展的需要，數(shù)字集成電路正向多元化方向發(fā)展。在芯片的市場(chǎng)需求方面，移動(dòng)通信、多媒體技術(shù)等應(yīng)用的迅速發(fā)展，使具有特定功能的差異化專用芯片取代通用型芯片，逐漸成為數(shù)字IC的主要增長(zhǎng)點(diǎn)。在技術(shù)方面，出現(xiàn)了新的發(fā)展方向。首先，CMOS模擬技術(shù)的發(fā)展使得數(shù)/模混合單芯片集成技術(shù)迅速發(fā)展，在設(shè)計(jì)和成本方面表現(xiàn)出了巨大優(yōu)勢(shì)；其次，應(yīng)用需求使得存儲(chǔ)器在ULSI芯片中的作用越來(lái)越明顯，高密度存儲(chǔ)器及其SoC成為設(shè)計(jì)的熱點(diǎn)；再次，單芯片規(guī)模的擴(kuò)大使得單純依靠提升頻率的發(fā)展路線出現(xiàn)技術(shù)瓶頸，大規(guī)模多內(nèi)核處理器結(jié)構(gòu)成為通用型芯片和SoC芯片的主流設(shè)計(jì)方式。在設(shè)計(jì)方法方面，功能復(fù)用IP的設(shè)計(jì)方式成為IC設(shè)計(jì)和商業(yè)化的一種主要方式，極大提高了ULSI芯片的設(shè)計(jì)效率和可擴(kuò)展性。隨著集成電路規(guī)模的迅速擴(kuò)大和復(fù)雜度的不斷提高，芯片設(shè)計(jì)和制造成本不斷增加，設(shè)計(jì)、測(cè)試和制造工藝中的環(huán)節(jié)也隨之增多，相應(yīng)的設(shè)計(jì)過(guò)程變得越來(lái)越復(fù)雜，因此，設(shè)計(jì)者希望通過(guò)某種手段提高數(shù)字集成電路設(shè)計(jì)、驗(yàn)證的效率和可靠性。數(shù)字集成電路單元從起初的分立元件到單元，然后到寄存器傳輸級(jí)，再到IP復(fù)用技術(shù)；系統(tǒng)級(jí)別由原先的印制板系統(tǒng)到當(dāng)下最為流行的SoC片上系統(tǒng)。由圖1.1-1可以看出，數(shù)字集成電路技術(shù)的發(fā)展速度基本符合摩爾定律，芯片上晶體管的集成數(shù)目以每三年翻兩番的速度在增長(zhǎng)。超大規(guī)模集成電路的發(fā)展給設(shè)計(jì)者和開發(fā)者提出了一系列問(wèn)題，如高層次綜合、數(shù)/?；旌想娐访枋?、仿真驗(yàn)證與形式驗(yàn)證等自動(dòng)驗(yàn)證手段、數(shù)字電路的超深亞微米效應(yīng)以及設(shè)計(jì)重用等。這些問(wèn)題給EDA技術(shù)的發(fā)展提出了一系列新的課題。為了從更高的抽象層次開展設(shè)計(jì)工作，增強(qiáng)元件模型的可重用性，提高硬件描述設(shè)計(jì)效率，采用硬件描述語(yǔ)言進(jìn)行數(shù)字集成電路設(shè)計(jì)因此被提了出來(lái)。如何自動(dòng)化、高效率地進(jìn)行數(shù)字電路的設(shè)計(jì)，是HDL產(chǎn)生的出發(fā)點(diǎn)，也是其進(jìn)一步完善和發(fā)展的目標(biāo)。1.2硬件描述語(yǔ)言C、FORTRAN、Pascal等程序化設(shè)計(jì)語(yǔ)言極大地提高了計(jì)算機(jī)軟件程序設(shè)計(jì)的效率和可靠性。因此，在硬件設(shè)計(jì)領(lǐng)域，設(shè)計(jì)人員也希望采用程序化設(shè)計(jì)語(yǔ)言來(lái)進(jìn)行硬件電路的設(shè)計(jì)。為此，產(chǎn)生了硬件描述語(yǔ)言HDL。HDL是一種高級(jí)程序設(shè)計(jì)語(yǔ)言，通過(guò)對(duì)數(shù)字電路和系統(tǒng)進(jìn)行語(yǔ)言描述，可以對(duì)數(shù)字集成電路進(jìn)行設(shè)計(jì)和驗(yàn)證。利用HDL，數(shù)字集成電路設(shè)計(jì)工程師可以根據(jù)電路結(jié)構(gòu)的特點(diǎn)，采用層次化的設(shè)計(jì)結(jié)構(gòu)，將抽象的邏輯功能用電路的方式進(jìn)行實(shí)現(xiàn)。為了提高HDL對(duì)數(shù)字電路設(shè)計(jì)、綜合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能強(qiáng)大的EDA工具，可以將HDL程序綜合成為網(wǎng)表，通過(guò)自動(dòng)布局布線工具把網(wǎng)表轉(zhuǎn)換為具體電路布線結(jié)構(gòu)，用以實(shí)現(xiàn)專用集成電路和現(xiàn)場(chǎng)可編程門陣列。HDL發(fā)展至今，產(chǎn)生了很多種對(duì)于數(shù)字集成電路的描述性設(shè)計(jì)語(yǔ)言，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段(建模、仿真、驗(yàn)證和綜合等)。20世紀(jì)80年代至今，已出現(xiàn)了上百種硬件描述語(yǔ)言，它們對(duì)設(shè)計(jì)自動(dòng)化起到了極大的促進(jìn)和推動(dòng)作用，主要有GatewayDesignAutomation公司提出的VerilogHDL、美國(guó)國(guó)防部高級(jí)研究計(jì)劃局(DARPA)設(shè)計(jì)的VHDL、美國(guó)國(guó)防部RPASSP計(jì)劃提出的基于面向?qū)ο蟮腛OVHDL、美國(guó)杜克大學(xué)的DEVHDL和電氣電子工程師學(xué)會(huì)支持的VITAL等。目前，最為常用的硬件描述語(yǔ)言有兩種，分別是VerilogHDL和VHDL。其中，VHSIC是VeryHighSpeedIntegratedCircuit的縮寫，故VHDL準(zhǔn)確的中文譯名應(yīng)為超高速集成電路硬件描述語(yǔ)言。VerilogHDL和VHDL都是完備的HDL設(shè)計(jì)和驗(yàn)證語(yǔ)言，具有完整的設(shè)計(jì)方法和設(shè)計(jì)規(guī)范。它們可以設(shè)計(jì)和驗(yàn)證超大規(guī)模數(shù)字集成電路，并且分別在1995年和1987年被采納為IEEE國(guó)際標(biāo)準(zhǔn)。選用哪種語(yǔ)言進(jìn)行數(shù)字集成電路開發(fā)，主要取決于設(shè)計(jì)單位的基礎(chǔ)、計(jì)劃采用的設(shè)計(jì)方案和EDA工具。這兩種HDL具有較多的共同點(diǎn)：(1)能形式化地抽象表示電路的行為和結(jié)構(gòu)；(2)支持邏輯設(shè)計(jì)中層次與范圍的描述；(3)可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為的描述，具有電路仿真與驗(yàn)證機(jī)制，以保證設(shè)計(jì)的正確性；(4)支持電路描述由高層到低層的綜合轉(zhuǎn)換；(5)硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)(有關(guān)工藝參數(shù)可通過(guò)語(yǔ)言提供的屬性包括進(jìn)去)；(6)便于文檔管理；(7)易于理解和設(shè)計(jì)重用。作為兩種不同的標(biāo)準(zhǔn)化HDL，VerilogHDL和VHDL在設(shè)計(jì)方法和設(shè)計(jì)范圍方面也有一些各自的特點(diǎn)：(1)在設(shè)計(jì)方法方面，VHDL語(yǔ)法結(jié)構(gòu)緊湊、靈活性差、設(shè)計(jì)規(guī)則煩瑣，初學(xué)者需要用較長(zhǎng)時(shí)間掌握它。由于語(yǔ)法規(guī)則嚴(yán)謹(jǐn)性高，VHDL的可綜合性和代碼一致性很強(qiáng)，適用于規(guī)模較大的數(shù)字集成電路系統(tǒng)設(shè)計(jì)。而VerilogHDL的語(yǔ)法結(jié)構(gòu)和設(shè)計(jì)方法靈活，初學(xué)者掌握語(yǔ)言的難度較小，設(shè)計(jì)也較容易進(jìn)行綜合和驗(yàn)證；但是，由于所設(shè)計(jì)代碼風(fēng)格的多樣性，當(dāng)數(shù)字電路規(guī)模較大時(shí)，代碼的管理和系統(tǒng)設(shè)計(jì)難度較大。當(dāng)然，作為經(jīng)驗(yàn)豐富的數(shù)字電路設(shè)計(jì)工程師，采用何種語(yǔ)言進(jìn)行設(shè)計(jì)的關(guān)鍵在于對(duì)語(yǔ)言和電路的掌握能力和對(duì)設(shè)計(jì)規(guī)范的理解程度。為了發(fā)揮兩種語(yǔ)言在設(shè)計(jì)方面各自的優(yōu)勢(shì)，EDA工具廠商提供了VerilogHDL和VHDL的混合設(shè)計(jì)、驗(yàn)證和綜合方法。因此，設(shè)計(jì)人員只需掌握其中一種HDL即可。(2)在設(shè)計(jì)范圍方面，VerilogHDL和VHDL有一個(gè)顯著的區(qū)別：VerilogHDL可以描述系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)、門級(jí)和開關(guān)級(jí)電路，VHDL則不具備開關(guān)級(jí)電路描述能力。在FPGA和CPLD等用戶可配置數(shù)字電路的設(shè)計(jì)中，由于最小可配置電路是門級(jí)電路，沒(méi)有開關(guān)級(jí)可配置電路，因此兩種語(yǔ)言的設(shè)計(jì)能力相當(dāng)。但是在專用數(shù)字集成電路設(shè)計(jì)和開關(guān)級(jí)描述方面，VerilogHDL的設(shè)計(jì)范圍比VHDL略大一些。圖1.2-1是VerilogHDL和VHDL在電路建模能力方面的比較。隨著數(shù)字集成電路工藝和設(shè)計(jì)方法的快速發(fā)展，這兩種語(yǔ)言也在不斷豐富和改進(jìn)，以滿足更大、更高速、更復(fù)雜的數(shù)字集成電路系統(tǒng)設(shè)計(jì)的要求。1.3功能模塊的可重用性與IP核HDL的標(biāo)準(zhǔn)化極大地?cái)U(kuò)展了VerilogHDL和VHDL的使用范圍，并增強(qiáng)了其通用性。目前絕大多數(shù)的數(shù)字集成電路和FPGA的開發(fā)都采用了HDL。這使得VerilogHDL和VHDL的功能模塊積累得越來(lái)越多，同時(shí)也極大地提高了功能模塊的可重用性。由于模塊的可重用性對(duì)于硬件電路開發(fā)效率的提高至關(guān)重要，因此業(yè)界提出了數(shù)字集成電路的軟核(SoftCore)、固核(FirmCore)和硬核(HardCore)的概念。軟核一般是指經(jīng)過(guò)功能驗(yàn)證、5000門以上的可綜合VerilogHDL或VHDL模型。軟核通常與設(shè)計(jì)方法和電路所采用的工藝無(wú)關(guān)，具有很強(qiáng)的可綜合性和可重用性。由軟核構(gòu)成的器件稱為虛擬器件，通過(guò)EDA綜合工具可以把它與其他數(shù)字邏輯電路結(jié)合起來(lái)，構(gòu)成新的功能電路。軟核的可重用性大大縮短了設(shè)計(jì)周期，提高了復(fù)雜電路的設(shè)計(jì)能力。固核通常是指在FPGA器件上，經(jīng)過(guò)綜合驗(yàn)證、大于5000門的電路網(wǎng)表文件。硬核通常是指在ASIC器件上，經(jīng)過(guò)驗(yàn)證、正確的、大于5000門的電路結(jié)構(gòu)版圖掩膜。軟核、固核和硬核是目前數(shù)字集成電路功能單元模塊在不同層級(jí)使用的三種形式。由于軟核采用可讀性較高的可綜合HDL實(shí)現(xiàn)，因此其可維護(hù)性和可重用性高，使用也更加靈活和便捷。固核和硬核是針對(duì)不同芯片平臺(tái)的功能單元，性能穩(wěn)定，不易修改。商用軟核通常都有針對(duì)不同芯片和工藝而定制的硬核和固核，可以從不同層次提高數(shù)字電路功能模塊的可重用性。目前，國(guó)際設(shè)計(jì)領(lǐng)域正試圖通過(guò)建立相應(yīng)的標(biāo)準(zhǔn)化組織，推廣和規(guī)范軟核的使用方式，如虛擬接口聯(lián)盟(VirtualSocketInterfaceAlliance)希望通過(guò)接口的標(biāo)準(zhǔn)化來(lái)提高HDL設(shè)計(jì)模塊的可重用性。軟核、固核和硬核的產(chǎn)生和推廣，為集成電路的設(shè)計(jì)和開發(fā)提供了一種新的商業(yè)模式?，F(xiàn)在，超大規(guī)模的ASIC和FPGA設(shè)計(jì)更多采用的是不同公司功能模塊的組合，通過(guò)開發(fā)特定功能的部件電路，形成具有特定功能的芯片和系統(tǒng)。相應(yīng)的內(nèi)核成為各個(gè)公司重要的資產(chǎn)，并擁有特殊的知識(shí)產(chǎn)權(quán)。IP核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核的總稱，是經(jīng)過(guò)反復(fù)驗(yàn)證的、具有特定功能的宏模塊，且該模塊與芯片制造工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SoC階段，向用戶提供IP核服務(wù)已經(jīng)成為可編程邏輯器件提供商的重要任務(wù)。在SoC芯片的設(shè)計(jì)生產(chǎn)過(guò)程中，芯片的生產(chǎn)廠家只需根據(jù)設(shè)計(jì)需要購(gòu)入相應(yīng)功能的IP核，再將這些IP核按照設(shè)計(jì)要求進(jìn)行組合，即可完成所需特定功能的設(shè)計(jì)，如圖1.3-1所示。這樣可以大大減少設(shè)計(jì)人力的投入并降低風(fēng)險(xiǎn)，縮短設(shè)計(jì)周期，確保產(chǎn)品質(zhì)量。對(duì)于可編程提供商來(lái)說(shuō)，能夠提供的IP核越豐富，用戶的設(shè)計(jì)就會(huì)越方便，其市場(chǎng)占有率就越高?，F(xiàn)在，IP核已經(jīng)成為系統(tǒng)設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和銷售。目前，全球最大的IP核設(shè)計(jì)公司是英國(guó)的ARM公司。通過(guò)IP核的市場(chǎng)推廣，不同性能的ARM被廣泛用于通信、計(jì)算機(jī)、媒體控制器、工業(yè)芯片中，極大地提高了設(shè)計(jì)的效率。這種商業(yè)模式為數(shù)字集成電路的發(fā)展作出了重要貢獻(xiàn)。1.4VerilogHDL的發(fā)展和國(guó)際標(biāo)準(zhǔn)VerilogHDL是一種常用的硬件描述語(yǔ)言，可以從系統(tǒng)級(jí)、電路級(jí)、門級(jí)到開關(guān)級(jí)等抽象層次進(jìn)行數(shù)字電路系統(tǒng)的建模、設(shè)計(jì)和驗(yàn)證工作。利用該語(yǔ)言可以設(shè)計(jì)出簡(jiǎn)單的門級(jí)電路，甚至功能完整的數(shù)字電路系統(tǒng)。從設(shè)計(jì)之初到目前的廣泛應(yīng)用，VerilogHDL經(jīng)過(guò)40多年的發(fā)展，其功能也由最初的數(shù)字集成電路設(shè)計(jì)發(fā)展到數(shù)字和模擬電路設(shè)計(jì)(見(jiàn)圖1.4-1)，它已經(jīng)成為數(shù)字電路和數(shù)字集成電路中使用最為廣泛的設(shè)計(jì)語(yǔ)言。VerilogHDL最初是由GatewayDesignAutomation(GDA)公司于1983年為其模擬器產(chǎn)品開發(fā)的硬件建模語(yǔ)言。作為一種便于使用的專用設(shè)計(jì)語(yǔ)言，VerilogHDL被廣泛用于模擬器和仿真器中，并逐漸為眾多設(shè)計(jì)者所接受。在隨后的幾年，VerilogHDL開始在數(shù)字電路設(shè)計(jì)領(lǐng)域廣泛使用。1987年，Synopsys公司開始使用VerilogHDL作為綜合工具的輸入，為在數(shù)字集成電路上的應(yīng)用提供了EDA綜合工具，提高了電路描述性設(shè)計(jì)方式的效率。1989年，Cadence公司收購(gòu)了GDA公司，VerilogHDL成為Cadence公司的專有設(shè)計(jì)語(yǔ)言。為了在更大范圍內(nèi)推廣和使用VerilogHDL，1990年Cadence公司決定公開VerilogHDL，于是成立了OVI(OpenVerilogInternational)組織，負(fù)責(zé)促進(jìn)VerilogHDL的發(fā)展。1993年，幾乎所有的ASIC廠商都開始支持VerilogHDL，并且認(rèn)為VerilogHDL-XL是最好的仿真器。同時(shí)，OVI組織推出VerilogHDL2.0規(guī)范，IEEE接受了將其作為IEEE標(biāo)準(zhǔn)的提案。自此，VerilogHDL正式成為數(shù)字集成電路設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)(見(jiàn)表1.4-1)。1995年年底，IEEE制定了第一個(gè)VerilogHDL標(biāo)準(zhǔn)VerilogIEEE1364-1995。在此基礎(chǔ)上，于2001年又增加了部分功能，并制定了較為完善的標(biāo)準(zhǔn)VerilogIEEE1364-2001。目前在數(shù)字集成電路方面主要采用的就是這兩個(gè)標(biāo)準(zhǔn)所規(guī)定的程序語(yǔ)法和設(shè)計(jì)規(guī)范。在模擬電路設(shè)計(jì)方面，基于IEEE1364VerilogHDL規(guī)范，提出了模擬電路行業(yè)的標(biāo)準(zhǔn)建模語(yǔ)言Verilog-A，以提高模擬集成電路的程序化設(shè)計(jì)能力。

在系統(tǒng)級(jí)設(shè)計(jì)方面，傳統(tǒng)的設(shè)計(jì)方法采用C語(yǔ)言等高級(jí)軟件語(yǔ)言進(jìn)行數(shù)學(xué)模型的建立和分析，通過(guò)定點(diǎn)化設(shè)計(jì)，將數(shù)學(xué)模型轉(zhuǎn)變成電路模型，最后采用HDL進(jìn)行電路設(shè)計(jì)。這種方法的缺點(diǎn)是，數(shù)學(xué)模型的建立和電路設(shè)計(jì)是獨(dú)立的，從而導(dǎo)致設(shè)計(jì)周期長(zhǎng)、需要的人員和軟件多，且存在重復(fù)性的工作等問(wèn)題。研究和開發(fā)人員希望能將數(shù)學(xué)模型直接用于數(shù)字集成電路的設(shè)計(jì)，以提高集成電路的設(shè)計(jì)效率，這就給EDA工具廠商提出了新的要求。為了滿足這一要求，2005年誕生了SystemVerilogIEEE1800-2005標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)建立在VerilogHDL的基礎(chǔ)上，在系統(tǒng)層次上增強(qiáng)了模型建立和驗(yàn)證的功能，是VerilogIEEE1364—2001標(biāo)準(zhǔn)的擴(kuò)展，向下兼容VerilogIEEE1364-2001，成為新一代硬件設(shè)計(jì)和驗(yàn)證的語(yǔ)言。關(guān)于SystemVerilog語(yǔ)言將在第8章介紹。1.5VerilogHDL在數(shù)字集成電路設(shè)計(jì)中的優(yōu)點(diǎn)在數(shù)字集成電路出現(xiàn)的最初幾十年中，數(shù)字邏輯電路和系統(tǒng)的設(shè)計(jì)規(guī)模較小，復(fù)雜度也低。ASIC、FPGA和CPLD的設(shè)計(jì)工作采用廠家提供的專用電路圖工具，通過(guò)連接線將定制電路單元進(jìn)行互連實(shí)現(xiàn)。而隨著電路規(guī)模的增加，設(shè)計(jì)人員通常要花費(fèi)很多的時(shí)間做大量重復(fù)的手工布線工作，同時(shí)為了達(dá)到設(shè)計(jì)目標(biāo)，對(duì)于大量定制單元電路還要求分廠也要熟悉。這種低效率的設(shè)計(jì)方式持續(xù)了很長(zhǎng)時(shí)間。VerilogHDL和EDA工具的出現(xiàn)和發(fā)展，使得高效率的描述性語(yǔ)言和強(qiáng)大的仿真綜合工具得以運(yùn)用，設(shè)計(jì)人員則可以將注意力集中于系統(tǒng)、算法和電路結(jié)構(gòu)上，極大地提高了設(shè)計(jì)輸入和驗(yàn)證的效率。作為最廣泛采用的HDL，VerilogHDL在硬件描述方面的效率高、靈活性強(qiáng)。圖1.5-1中的(a)和(b)分別是4位和32位總線與邏輯的原理圖設(shè)計(jì)和VerilogHDL描述方式的對(duì)比。圖1.5-2中的(a)、(b)分別是長(zhǎng)度為4位和8位移位寄存器的原理圖設(shè)計(jì)與VerilogHDL描述方式的對(duì)比。圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時(shí)序邏輯電路。從這兩個(gè)例子可以看到，VerilogHDL在設(shè)計(jì)方面有兩個(gè)突出的能力。第一，可以用較少的語(yǔ)句描述較為復(fù)雜的電路。圖1.5-1和圖1.5-2中采用一條有效語(yǔ)句即實(shí)現(xiàn)了電路設(shè)計(jì)。第二，VerilogHDL具有極為靈活的可擴(kuò)展特性。圖1.5-1中，VerilogHDL僅需修改總線的位寬，即可將4位總線與邏輯轉(zhuǎn)變?yōu)?2位總線與邏輯。圖1.5-2中僅需改變移位信號(hào)的長(zhǎng)度，就可以實(shí)現(xiàn)不同長(zhǎng)度移位寄存器的設(shè)計(jì)。通過(guò)這兩個(gè)例子可以看到，VerilogHDL極大地提高了原理圖設(shè)計(jì)的效率，同時(shí)提高了設(shè)計(jì)的靈活性和電路設(shè)計(jì)管理的有效性。在功能設(shè)計(jì)方面，VerilogHDL采用描述性建模方式，通過(guò)行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)性描述等方式，對(duì)電路、輸入信號(hào)激勵(lì)和響應(yīng)監(jiān)控方式進(jìn)行設(shè)計(jì)；同時(shí)，提供編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。VerilogHDL定義了完善的語(yǔ)法規(guī)則，對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。它從C語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)，具有較強(qiáng)的擴(kuò)展建模能力。VerilogHDL的核心子集相對(duì)緊湊，可以滿足大多數(shù)建模應(yīng)用的要求，容易學(xué)習(xí)和掌