XilinxFPGA的配置設計課件

Xilinx的FPGA下載配置電路設計6.1.1XilinxFPGA的下載配置模式針對不同的器件類型和應用場合，Xilinx公司為其FPGA系列產(chǎn)品提供了多種下載配置模式，如下所示：1.JTAG模式JTAG模式是基於IEEE1149.1和IEEE1532的下載配置模式，通過TDI（數(shù)據(jù)輸入）、TDO（數(shù)據(jù)輸出）、TMS（測試模式）和TCK（測試時鐘）等四根信號線實現(xiàn)FPGA的下載與配置。在JATG模式中需要其他可編程微控制器的支持。2.Parallel模式Parallel模式僅支持Virtex系列和SpartanⅡ系列器件，通過8bit的並行數(shù)據(jù)下載，實現(xiàn)FPGA的高速配置。Parallel模式的配置時鐘CCLK由FPGA外部提供。3.MasterSerial模式MasterSerial模式支持Xilinx公司的所有FPGA產(chǎn)品。MasterSerial模式通過讀取串行PROM的數(shù)據(jù)，實現(xiàn)FPGA的線上配置。在MasterSerial模式中必須使用Xilinx公司專用的PROM。MasterSerial模式的配置時鐘CCLK源於FPGA內(nèi)部。4.SlaveSerial模式SlaveSerial模式支持Xilinx公司的所有FPGA產(chǎn)品。SlaveSerial模式類似於MasterSerial模式，但其配置時鐘CCLK由FPGA外部提供。在SlaveSerial模式中需要其他可編程微控制器支持。5.MasterSelectMAP模式MasterSerialMAP模式支持Virtex-Ⅱ等FPGA產(chǎn)品。MasterSerialMAP模式通過讀取串行PROM的數(shù)據(jù)，實現(xiàn)FPGA的線上配置。在MasterSelectMAP模式中必須使用Xilinx公司專用的PROM。MasterSerialMAP模式的配置時鐘CCLK源於FPGA內(nèi)部。6.SlaveSelectMAP模式SlaveSelectMAP模式支持Virtex-Ⅱ等FPGA產(chǎn)品。SlaveSelectMAP模式類似於MasterSerialMAP模式，但其配置時鐘CCLK由FPGA外部提供。在SlaveSelectMAP模式中需要其他可編程微控制器的支持。6.1.1XilinxFPGA的下載配置模式Xilinx公司提供兩種PROM對其FPGA系列產(chǎn)品進行線上配置。其中，XC1800系列PROM可多次擦寫，支持JTAG線上編程。XC1700系列PROM為一次性編程器件，不支持JTAG線上編程。使用第三方編程器對Xilinx公司的PROM系列產(chǎn)品進行下載配置時，需要對FPGA設計檔進行格式轉(zhuǎn)換。在同一個FPGA的下載配置電路中，為了滿足不同應用要求，可以通過改變FPGA的M2、M1和M0管腳連接，實現(xiàn)FPGA下載配置模式的切換，即利用同一下載配置電路可以實現(xiàn)多種下載配置模式。

在實際應用中，使用嵌入式下載配置方式，可以節(jié)約成本和簡化PCB板設計。嵌入式下載配置利用微處理器或其他可編程控制器件，對FPGA產(chǎn)品進行下載配置。在嵌入式下載配置過程中，M2、M1、M0引腳端應設置為JTAG、SlaveSerial或SlaveSelectMAP模式，下載配置的數(shù)據(jù)可以存放在Xilinx公司專用PROM或其他記憶體件中。當M2、M1、M0設置為SlaveSerial模式時，通過控制PROG＿B引腳端，可以實現(xiàn)FPGA的重新配置。當M2、M1、M0設置為SlaveSelectMAP模式時，通過控制PROG＿B、RDWR＿B和CS＿B引腳端，可以實現(xiàn)FPGA的重新配置和部分配置。6.1.2Virtex-Ⅱ系列器件下載配置電路設計Xilinx公司不同類型的FPGA器件下載配置模式不完全相同，下麵以Virtex-Ⅱ系列器件為例說明Xilinx公司的FPGA的下載配置設計過程。Virtex-Ⅱ系列器件的下載配置流程Virtex-Ⅱ系列器件的下載配置流程如圖6.1.1所示，主要包括：（1）PowerUp（加電）

PowerUp是Virtex-Ⅱ系列器件的加電過程。其中，內(nèi)核電壓VCCINT＝1.5V，I／OBank4的VCCO和VCCAUX的供電電壓應大於1.5V。（2）ClearConfigurationMemory（清配置記憶體）清配置記憶體的觸發(fā)條件是將PROG＿B引腳端置低，並保持低電平大於300ns。FPGA的所有與配置無關(guān)的引腳端將保持3態(tài)，INIT-B和DONE引腳端為低電平。

（3）初始化將INIT-B引腳端置為高電平，採樣模式控制引腳端（SampleModePins），並讀入M2、M1和M0。如果在初始化過程中保持INIT-B為低電平，可以延遲配置數(shù)據(jù)的下載過程。MasterSerial/MasterSelectMAPCCLKBegins（MasterSerial/MasterSelectMAP模式CCLK啟動）。（4）LoadConfigurationDataFrames（下載配置數(shù)據(jù)）在配置數(shù)據(jù)的下載過程中，將對配置數(shù)據(jù)進行CRC校驗（CRCCorrect）。如果CRC出現(xiàn)錯誤，INIT-B引腳端將被重新置為低電平，並終止器件的啟動過程。

（5）器件啟動（Start-Up）

Virtex-Ⅱ系列器件的器件啟動順序可以在軟體中改動，其默認的啟動順序是：①釋放DONE引腳端；②將GTS置低，啟動所有1／O引腳端；③將GWE置位，釋放所有的RAM和邏輯單元；④將EOS置位。

圖6.1.1Virtex-Ⅱ系列器件的下載配置流程Virtex-Ⅱ系列器件下載配置模式設置Virtex-Ⅱ系列器件支持“MasterSerialProgrammingMode”、“MasterSelectMAPProgrammingMode”“SlaveSerialProgrammingMode”“SlaveSelectMAPProgrammingMode”“JTAG/BoundaryScanProgrammingMode”。設置Virtex-Ⅱ系列器件的M2、M1、M0引腳端狀態(tài)，可以確定下載配置模式，如表6.1.1所示。

表6.1.2Virtex-Ⅱ系列器件與下載配置電路有關(guān)的引腳端3.Virtex-Ⅱ系列器件的下載配置電路設計（1）Virtex-Ⅱ下載配置端在Virtex-Ⅱ系列器件中與下載配置電路有關(guān)的引腳端如表6.1.2所示。應注意的是：Virtex-Ⅱ系列器件中與下載配置有關(guān)的引腳端，有一部分是專用引腳端，另一部分是可以作為用戶1／O的複用引腳端。考慮到設計的穩(wěn)定性，建議不使用這部分複用引腳端。

（2）Virtex-Ⅱ加電要求為保證Virtex-Ⅱ系列器件的正常加電，Xilinx公司在Virtex-Ⅱ數(shù)據(jù)手冊中規(guī)定：①VCCINT、VCCAUX和Vcco的加電過程既不應快於1ms，也不應慢於50ms。②Virtex-Ⅱ加電過程中的最小電流要求不同型號是不同的，設計時需要根據(jù)具體的型號設計下載配置電路。③VCCINT、VCCAUX和Vcco的加電順序沒有具體要求。一般，在保證VCCINT和Vcco的電氣參數(shù)情況下，採用先VCCINT後Vcco的加電順序，將提高FPGA系統(tǒng)的使用穩(wěn)定性。

（3）Virtex-Ⅱ下載配置電路設計設計過程中，首先應該熟悉下載配置引腳端和Virtex-Ⅱ加電要求，然後依據(jù)選定的下載配置模式進行下載配置電路設計。Xilinx公司針對不同類型的FPGA器件提供了相應的下載配置電路，XIlinx公司提供的Virtex-Ⅱ系列器件下載配置電路如圖6.1.2～圖6.1.9所示。

圖6.1.2為使用SystemACE?（SystemAdvancedConfigurationEnvironment）配置Virtex-Ⅱ的下載配置電路，電路利用ACEController（ACE微控制器）和ACECompactFlash完成Virtex-Ⅱ的下載配置。圖6.1.3為使用CPLD和PROM配置Virtex-Ⅱ的下載配置電路圖6.1.4為使用EPROM配置Virtex-Ⅱ的下載配置電路。圖6.1.5為MasterSerialMode配置電路。圖6.1.6為Master/SlaveSerialMode配置電路。圖6.1.7為MasterSelectMAPProgrammingMode配置電路。圖6.1.8為SlaveSelectMAPMode配置電路。圖6.1.9為JTAGMode配置電路。

圖6.1.2使用SystemACE?配置Virtex-Ⅱ的下載配置電路

圖6.1.3使用CPLD和PROM配置Virtex