全書配套課件：數(shù)字電路與邏輯設(shè)計(jì)

數(shù)字電路與邏輯設(shè)計(jì)

第1章數(shù)字邏輯基礎(chǔ)

引論1.1

數(shù)制和編碼1.2

邏輯代數(shù)1.31.1引論1.1.1數(shù)字電路的由來及發(fā)展

1.1.2模擬/數(shù)字信號(hào)兩類物理量：一類稱為模擬量(AnalogQuantity)，有時(shí)間和數(shù)值都連續(xù)變化。另一類稱為數(shù)字量(DigitalQuantity)，在時(shí)間上還是在數(shù)值上都是離散變化的。

數(shù)字電路中數(shù)字信號(hào)的取值只有“0”和“1”，描述兩種完全對(duì)立的狀態(tài)，數(shù)字信號(hào)一個(gè)“0”或“1”的持續(xù)時(shí)間稱為一拍，即1比特（bit）。

數(shù)字信號(hào)有兩種傳輸波形，一種稱為電位型，另一種稱為脈沖型。電位型數(shù)字信號(hào)是以一個(gè)節(jié)拍內(nèi)信號(hào)是高電平還是低電平來表示“1”或“0”，也稱為不歸零型（Non

Return

Zero,NRZ）數(shù)字信號(hào)。

而脈沖型數(shù)字信號(hào)是以一個(gè)節(jié)拍內(nèi)有無(wú)脈沖來表示“1”或“0”，也稱為歸零型（Return

Zero,RZ）數(shù)字信號(hào)。如圖1-1所示。

1.1.3數(shù)字電路的特點(diǎn)

1.精度高

2.可靠性高

3.容易處理信息

4.保密性

5.快速

6.經(jīng)濟(jì)性

1.1.4數(shù)字集成電路的分類按規(guī)模的大小，集成電路可分為以下幾種。

（1）小規(guī)模集成電路(SmallScaleIntegration，SSI)：指一個(gè)芯片上具有少于12個(gè)邏輯門的數(shù)字集成電路。

（2）中規(guī)模集成電路(MediumScaleIntegration，MSI)：指一個(gè)芯片上邏輯門數(shù)目介于12～99之間的數(shù)字集成電路。

（3）大規(guī)模集成電路(LargeScaleIntegration，LSI)：指一個(gè)芯片上邏輯門數(shù)目介于99～2

999之間的數(shù)字集成電路。

（4）超大規(guī)模集成電路(VeryLargeScaleIntegration，VLSI)：指一個(gè)芯片上邏輯門數(shù)目介于3000～99999之間的數(shù)字集成電路。

（5）特大規(guī)模集成電路(UltraLargeScaleIntegration，ULSI)：指一個(gè)芯片上邏輯門數(shù)目超過100000的所有數(shù)字集成電路。到2006年，一個(gè)芯片上已可集成2億個(gè)晶體管。

表1-1集成電路特征參數(shù)的進(jìn)展情況

按應(yīng)用，集成電路可分為以下幾種。（1）通用型集成電路（2）專用性集成電路（Application

SpecificIC，ASIC）（3）可編程邏輯器件（ProgrammableLogicDevice，PLD）

按有源器件及工藝類型的不同，集成電路可分為以下幾種。(1)雙極型晶體管集成電路(2)單極型MOS集成電路(3)雙極與MOS混合集成電路1.2數(shù)制和編碼1.2.1數(shù)制數(shù)制是計(jì)數(shù)進(jìn)位制的簡(jiǎn)稱，常用的數(shù)制有：十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。有基數(shù)(radix）和位權(quán)值(weight)兩個(gè)基本概念?；鶖?shù)是指表示計(jì)數(shù)進(jìn)位制所用字符或數(shù)碼的個(gè)數(shù)，位權(quán)值是指數(shù)制中每個(gè)數(shù)位對(duì)應(yīng)的位值。

1.十進(jìn)制十進(jìn)制(DecimalNumberSystem)。十進(jìn)制有0，1，2，3，4，5，6，7，8，9共10個(gè)基本數(shù)碼，其基數(shù)為10，遵循的計(jì)數(shù)規(guī)則是“逢十進(jìn)一，借一當(dāng)十”。第n位十進(jìn)制整數(shù)的位權(quán)值是10n-1，第m位十進(jìn)制小數(shù)的位權(quán)值是10-m。可以用位權(quán)值展開的方法描述一個(gè)十進(jìn)制數(shù)。

（536.9）10＝5×103-1＋3×102-1＋6×101-1＋9×10-1

任意一個(gè)形如dn-1dn-2…d1d0·d-1…d-m的十進(jìn)制數(shù)N10都可按位權(quán)展開為：N10＝dn-1×10n-1＋dn-2×10n-2＋…+d1×101＋d0×100+d-1×10-1+…+d-m×10-m

=

2.二進(jìn)制

二進(jìn)制(BinaryNumderSystem)。二進(jìn)制只有0，1兩個(gè)基本數(shù)碼，其基數(shù)為2，遵循的計(jì)數(shù)規(guī)則是“逢二進(jìn)一，借一當(dāng)二”。第n位二進(jìn)制整數(shù)的位權(quán)值是2n-1，第m位二進(jìn)制小數(shù)的位權(quán)值是2-m。

表1-2二進(jìn)制各位的位權(quán)值

同樣，任意一個(gè)二進(jìn)制數(shù)N2都可按位權(quán)展開為：

二進(jìn)制具有如下的優(yōu)點(diǎn)。（1）數(shù)字系統(tǒng)常采用具有兩個(gè)穩(wěn)定開關(guān)狀態(tài)的開關(guān)元件的狀態(tài)來表示“0”和“1”這兩個(gè)計(jì)數(shù)符號(hào)。

例如，繼電器的通與斷，觸發(fā)器的飽和與截止等。在電路技術(shù)和工程實(shí)現(xiàn)上都非常容易獲得這些元件，而且它們可靠性很高，抗干擾能力很強(qiáng)。

（2）二進(jìn)制運(yùn)算非常簡(jiǎn)單，只需定義“加”和“乘”兩種基本運(yùn)算便能實(shí)現(xiàn)其他各種運(yùn)算。（3）數(shù)字系統(tǒng)具有存儲(chǔ)信息的優(yōu)點(diǎn)，而存儲(chǔ)二進(jìn)制信息所需要的設(shè)備量接近最低。

（4）有非常成熟的布爾代數(shù)作為分析和設(shè)計(jì)數(shù)字系統(tǒng)提供數(shù)學(xué)基礎(chǔ)。二進(jìn)制的缺點(diǎn)是：書寫長(zhǎng)，難于辨認(rèn)，難于記憶，不符合人類使用十進(jìn)制數(shù)的習(xí)慣，人機(jī)對(duì)話時(shí)需要轉(zhuǎn)換等。

3.八進(jìn)制和十六進(jìn)制

八進(jìn)制有0，1，2，3，4，5，6，7共8個(gè)基本數(shù)碼，其基數(shù)為8，遵循的計(jì)數(shù)規(guī)則是“逢八進(jìn)一，借一當(dāng)八”。第n位八進(jìn)制整數(shù)的位權(quán)值是8n-1，第m位八進(jìn)制小數(shù)的位權(quán)值是8-m。任意一個(gè)八進(jìn)制數(shù)N8都可按位權(quán)展開為

十六進(jìn)制的基數(shù)為16，有0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F(xiàn)共16個(gè)基本數(shù)碼，其中A，B，C，D，E，F(xiàn)這6個(gè)符號(hào)依次表示數(shù)10，11，12，13，14，15。

遵循的計(jì)數(shù)規(guī)則是“逢十六進(jìn)一，借一當(dāng)十六”。第n位十六進(jìn)制整數(shù)的位權(quán)值是16n-1，第m位十六進(jìn)制小數(shù)的位權(quán)值是16-m。任意一個(gè)十六進(jìn)制數(shù)N16都可按位權(quán)展開為

表1-3十進(jìn)制數(shù)、二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)十進(jìn)制二進(jìn)制八進(jìn)制3位二進(jìn)制串十六進(jìn)制4位二進(jìn)制串00000000000111001100012102010200103113011300114100410040100510151015010161106110601107111711170111

十進(jìn)制二進(jìn)制八進(jìn)制3位二進(jìn)制串十六進(jìn)制4位二進(jìn)制串8100010－810009100111－9100110101012－A101011101113－B101112110014－C110013110115－D110114111016－E111015111117－F1111

1.2.2不同數(shù)制間的轉(zhuǎn)換

1.R進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)

R（二、八、十六）進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)，采用“按位權(quán)展開求和”的方法。就是將二、八、十六進(jìn)制數(shù)的各位位權(quán)值乘以系數(shù)后相加求和，即可得到與之等值的十進(jìn)制數(shù)。

【例1-1】(1110.011)2=(？)10

解(1110.011)2=1×23＋1×22＋1×21＋0×20＋0×2-1＋1×2-2＋1×2-3=（14.375）10

【例1-2】(144)8=(？)10解(144)8=1×82＋4×81＋4×80

=（100）10

【例1-3】(1CF)16=(？)10解(1CF)16=1×162＋12×161＋15×160

=（463）10

2.十進(jìn)制數(shù)轉(zhuǎn)換成R進(jìn)制數(shù)

十進(jìn)制數(shù)轉(zhuǎn)換成R（二、八、十六）進(jìn)制數(shù)，需要將被轉(zhuǎn)換的十進(jìn)制數(shù)分成整數(shù)和小數(shù)兩部分，分別按一定方法進(jìn)行轉(zhuǎn)換，再將整數(shù)部分和小數(shù)部分用小數(shù)點(diǎn)合成為完整的R（二、八、十六）進(jìn)制數(shù)。下面以十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)為例，介紹如下。

十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制整數(shù)，采用的方法是：(1)以被轉(zhuǎn)換之十進(jìn)制整數(shù)作為被除數(shù)，以二進(jìn)制的基數(shù)2為除數(shù)作除法，得商和余數(shù)，所得之余數(shù)即為轉(zhuǎn)換所得二進(jìn)制整數(shù)的最低位(LSB)；

(2)將所得之商再作為被除數(shù)，作相同的除法，又得商和余數(shù)，該余數(shù)即為二進(jìn)制整數(shù)的次低位；(3)繼續(xù)作相同的除法，直到商0為止，得到余數(shù)，即為轉(zhuǎn)換成的二進(jìn)制整數(shù)的最高位(MSB)。

歸納上述轉(zhuǎn)換過程，常將這一轉(zhuǎn)換方法稱為“連除取余”法，也稱“短除法”。

【例1-4】(90)10＝（?）2解

所以(90)10＝（1011010）2

值得注意的是，一些特殊的十進(jìn)制數(shù)轉(zhuǎn)換成對(duì)應(yīng)二進(jìn)制數(shù)的情況，如：(32)10＝(25)10＝（100000）2(1024)10＝(210)10＝（10000000000）2……

十進(jìn)制小數(shù)轉(zhuǎn)換成二進(jìn)制小數(shù)，采用的方法是：(1)以被轉(zhuǎn)換之十進(jìn)制小數(shù)作為一個(gè)乘數(shù)，以二進(jìn)制的基數(shù)2為另一個(gè)乘數(shù)作乘法，得積；所得積之整數(shù)部分即為轉(zhuǎn)換所得二進(jìn)制小數(shù)的最高位(MSB)；

(2)將所得積之小數(shù)部分保留不變，而整數(shù)部分改寫為0，再作為一個(gè)乘數(shù)，作相同的乘法，又得積；所得積之整數(shù)部分即為轉(zhuǎn)換所得二進(jìn)制小數(shù)的次高位；

(3)繼續(xù)作相同的乘法，直到積的小數(shù)部分等于0時(shí)為止，此時(shí)得到的積的整數(shù)部分，即為轉(zhuǎn)換成的二進(jìn)制小數(shù)的最低位(LSB)。

歸納上述轉(zhuǎn)換過程，常將這一轉(zhuǎn)換方法稱為“連乘取整”法。

【例1-5】（0.6875）10＝（?）2解

0.6875×2=1.375……1MSB

0.375×2=0.75……0

0.75×2=1.5……1

0.5×2=1.0……1LSB

所以(0.6875)10＝（0.1011）2

而在小數(shù)部分轉(zhuǎn)換時(shí)，采用連乘取整法，可能出現(xiàn)小數(shù)部分永不為0即循環(huán)小數(shù)的情況，這必然存在轉(zhuǎn)換誤差。因此，需要根據(jù)轉(zhuǎn)換精度的要求來確定轉(zhuǎn)換后的二進(jìn)制小數(shù)的位數(shù)。

若要求轉(zhuǎn)換精確到10-k，假設(shè)轉(zhuǎn)換后的二進(jìn)制小數(shù)的位數(shù)是m位，則m應(yīng)滿足不等式：2-m≤10-k，即m≥k/lg2＝3.32k。根據(jù)m≥3.32k，可以很方便地計(jì)算出轉(zhuǎn)換后的二進(jìn)制小數(shù)的位數(shù)。如要求轉(zhuǎn)換精確到10-4，則轉(zhuǎn)換后，需取二進(jìn)制小數(shù)的位數(shù)是14位。

【例1-7】將（0.3）10轉(zhuǎn)換成二進(jìn)制小數(shù)，要求轉(zhuǎn)換后的精度達(dá)到0.1%。解由于要求轉(zhuǎn)換后的精度達(dá)到0.1%，所以需要精確到二進(jìn)制小數(shù)10位，因?yàn)?/210＝1/1024。

同理，如果要十進(jìn)制數(shù)轉(zhuǎn)換成任意R進(jìn)制數(shù)，只需將上述轉(zhuǎn)換方法中的基數(shù)2改成R進(jìn)制數(shù)的基數(shù)R即可。而任意兩個(gè)非十進(jìn)制數(shù)制的數(shù)需要相互轉(zhuǎn)換時(shí)，都可以用十進(jìn)制作過渡來完成。

3.二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)的相互轉(zhuǎn)換二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)的方法是：以小數(shù)點(diǎn)為原點(diǎn)，分別向左右以每3位分組，當(dāng)最高位和最低位不足3位時(shí)，應(yīng)添0補(bǔ)足3位，然后寫出每一組等值的八進(jìn)制數(shù)。

二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)的方法是：以小數(shù)點(diǎn)為原點(diǎn)，分別向左右以每4位分組，當(dāng)最高位和最低位不足4位時(shí)，應(yīng)添0補(bǔ)足4位，然后寫出每一組等值的十六進(jìn)制數(shù)。

【例1-8】求（101110.101）2等值的八進(jìn)制數(shù)和十六進(jìn)制數(shù)。解（101110.101）2

＝（00101110.1010）2＝（2E.A）16＝（101110.101）2＝（56.5）8

八進(jìn)制、十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)的方法是：以小數(shù)點(diǎn)為原點(diǎn)，向左、向右分別按位將八（十六）進(jìn)制數(shù)的整數(shù)部分和小數(shù)部分用3（4）位等值的二進(jìn)制數(shù)替換，保留書寫順序和小數(shù)點(diǎn)位置不變，即得等值的二進(jìn)制數(shù)。

【例1-10】求(BE.29D)16等值的二進(jìn)制數(shù)和八進(jìn)制數(shù)。解

(BE.29D)16

＝(10111110.001010011101)2

＝(276.1235)8

1.2.3常用編碼

1.代碼

自然二進(jìn)制代碼是按照二進(jìn)制代碼各位權(quán)值大小，以自然向下加一、逢二進(jìn)一的方式來表示數(shù)值的大小所生成的代碼。

顯然，n位自然二進(jìn)制代碼共有2n種狀態(tài)取值組合，表1

4列出了4位自然二進(jìn)制代碼，由于代碼中各位的位權(quán)值分別為23，22，21，20，即8421，所以也稱為8421碼。這種每位二進(jìn)制碼元都有確定的位權(quán)值的編碼，稱為有權(quán)碼。相應(yīng)的，沒有確定的位權(quán)值的編碼叫無(wú)權(quán)碼。

2.可靠性編碼

能夠檢測(cè)信息傳輸錯(cuò)誤的代碼稱為檢錯(cuò)碼(ErrorDetectionCode)，能夠糾正信息傳輸錯(cuò)誤的代碼稱為糾錯(cuò)碼(CorrectionCode)。最常用的可靠性代碼有循環(huán)碼和奇偶校驗(yàn)碼。

表1-48421碼01234567000000010010001101000101011001118910111213141510001001101010111100110111101111

(1)循環(huán)碼(GrayCode)。循環(huán)碼有兩個(gè)特點(diǎn)，一個(gè)是相鄰性，一個(gè)是循環(huán)性。相鄰性是指任意兩個(gè)相鄰的代碼中僅有1位取值不同，循環(huán)性是指首尾的兩個(gè)代碼也具有相鄰性。

典型的循環(huán)碼的生成規(guī)律是以最高位互補(bǔ)反射，其余低位數(shù)沿對(duì)稱軸鏡像對(duì)稱。循環(huán)碼中每位的位權(quán)值并不固定，屬于無(wú)權(quán)碼。

表1-5典型的循環(huán)碼

循環(huán)碼的抗干擾能力最強(qiáng)。

(2)奇偶校驗(yàn)碼(PartyCheckCode)。奇偶校驗(yàn)碼是最簡(jiǎn)單也是最重要的一種檢錯(cuò)碼，它能夠檢測(cè)出傳輸碼組中的奇數(shù)個(gè)碼元錯(cuò)誤，可以提高信息傳輸?shù)目煽啃浴?/p>

由信息位和一位奇偶檢驗(yàn)位兩部分組成。位是位數(shù)不限的任一種二進(jìn)制代碼。奇偶檢驗(yàn)位僅有一位，它可以放在信息位的前面，也可以放在信息位的后面。它的編碼方式有兩種：一種是使得一組代碼中信息位和檢驗(yàn)位中“1”的個(gè)數(shù)之和為奇數(shù)，稱為奇檢驗(yàn)；另一種是使得一組代碼中信息位和檢驗(yàn)位中“1”的個(gè)數(shù)之和為偶數(shù)，稱為偶檢驗(yàn)。

3.二—十進(jìn)制代碼（BCD碼）

用以表示十進(jìn)制數(shù)0～9的二進(jìn)制代碼稱為二—十進(jìn)制代碼，即BCD(BinaryCodedDecimal)碼。

（1）8421BCD碼。

8421BCD碼是最常用也是最簡(jiǎn)單的一種BCD代碼，其顯著特點(diǎn)是選用了8421碼中前10組代碼，即用0000～1001分別代表它所對(duì)應(yīng)的十進(jìn)制數(shù)0～9，各位的權(quán)依次為8421。是有權(quán)碼。

（2）5421BCD碼。

5421BCD碼各位的權(quán)依次為5421，也是有權(quán)碼。其顯著特點(diǎn)是最高位連續(xù)5個(gè)0后連續(xù)5個(gè)1。當(dāng)計(jì)數(shù)器采用這種編碼時(shí)，最高位可產(chǎn)生對(duì)稱方波輸出。5421BCD碼的編碼方案不是唯一的。

（3）2421BCD碼。

2421BCD碼各位的權(quán)依次為2421，也是有權(quán)碼。其顯著特點(diǎn)是，將任意一個(gè)十進(jìn)制數(shù)符D的代碼的各位取反，正好是與9互補(bǔ)的那個(gè)十進(jìn)制數(shù)符(9-D)的代碼。這種特性稱為自補(bǔ)特性，具有自補(bǔ)特性的代碼稱為自補(bǔ)碼(SelfComplementingCode)。2421BCD碼是一種對(duì)9的自補(bǔ)代碼。

（4）余3BCD碼（XS3Code）。余3BCD碼也是一種對(duì)9的自補(bǔ)碼，所以也常用于BCD碼的運(yùn)算電路中。其顯著特點(diǎn)是，余3BCD碼是由8421碼去除首尾各3組代碼得到，即它總是比對(duì)應(yīng)的8421BCD碼多3（0011）。余3BCD碼是無(wú)權(quán)碼。

（5）循環(huán)BCD碼。

滿足相鄰性和循環(huán)性。循環(huán)BCD碼是無(wú)權(quán)碼。

（6）余3循環(huán)BCD碼。由4位二進(jìn)制循環(huán)碼去除首尾各3組代碼得到，仍然具有循環(huán)碼的特性。是無(wú)權(quán)碼。

（7）移存BCD碼。移存BCD碼是滿足移存規(guī)律（左移或右移）的BCD碼。

BCD碼特點(diǎn)是：BCD碼具備二進(jìn)制數(shù)的形式，滿足十進(jìn)制的進(jìn)位規(guī)律。用多組BCD碼表示多位十進(jìn)制數(shù)時(shí)，要注意BCD碼的特點(diǎn)。

【例1-12】求(395)10等值的二進(jìn)制和8421BCD碼。解(395)10＝(110001011)2

＝(001110010101)8421BCD碼

4.ASCII碼

ASCII碼是美國(guó)標(biāo)準(zhǔn)信息交換代碼(AmericanStandardCodeforInformationInterchange)的簡(jiǎn)稱。

ASCII碼采用7位二進(jìn)制編碼，提供了128個(gè)字符，表示十進(jìn)制符號(hào)、英文大小寫字母、運(yùn)算符、控制符以及特殊符號(hào)，用于代表鍵盤數(shù)據(jù)和一些命令編碼，如表1-7所示。

1.3邏輯代數(shù)1.3.1三種基本邏輯關(guān)系在二值邏輯中，有三種最基本的邏輯，分別是與邏輯、或邏輯和非邏輯。對(duì)應(yīng)的最基本邏輯運(yùn)算有三種：與運(yùn)算、或運(yùn)算和非運(yùn)算。

1.與邏輯和與運(yùn)算

圖1-2與邏輯

與邏輯的定義是決定某一事件發(fā)生的條件全部具備時(shí)，事件才發(fā)生。P=A·B來表示。常用·，∧，∩，&及and表示相與。

與運(yùn)算也叫邏輯乘，它的運(yùn)算規(guī)則是：0·0＝0；0·1＝0；1·0＝0；1·1＝1。

邏輯乘的一般形式是：

A·1＝A；A·0＝0；A·A＝A。邏輯乘的意義在于：只有A和B都為1時(shí)，函數(shù)值P才為1。邏輯乘的運(yùn)算口訣是：全1為1。

2.或邏輯和或運(yùn)算

或邏輯的定義是決定某一事件發(fā)生的條件只要有一個(gè)具備時(shí)，事件就發(fā)生。

圖1-3或邏輯

或邏輯的邏輯函數(shù)表達(dá)式：P=A＋B。實(shí)現(xiàn)或邏輯的單元電路稱為或門，其邏輯符號(hào)如圖1-3（b）所示。常用﹢，∨，∪及or表示相或。

或運(yùn)算也叫邏輯加，它的運(yùn)算規(guī)則是：0＋0＝0；0＋1＝1；1＋0＝1；1＋1＝1。

由運(yùn)算規(guī)則可以推出邏輯加的一般形式是：

A＋0＝A；A＋1＝1；A＋A＝A；邏輯加的意義在于：A或B中只要有一個(gè)為1，則函數(shù)值P就為1。邏輯加的運(yùn)算口訣是：見1出1。

3.非邏輯和非運(yùn)算非邏輯的定義是：兩個(gè)事件互為條件；事件一發(fā)生時(shí)，事件二不會(huì)發(fā)生；事件一不發(fā)生時(shí)，事件二才會(huì)發(fā)生。同樣，事件二發(fā)生時(shí)，事件一不會(huì)發(fā)生；事件二不發(fā)生時(shí)，事件一才會(huì)發(fā)生。非邏輯也叫取反。

圖1-4非邏輯

非邏輯的邏輯函數(shù)表達(dá)式：。實(shí)現(xiàn)非邏輯的單元電路稱為非門，其邏輯符號(hào)如圖1-4（b）所示。常用-及no表示邏輯非。

非邏輯的運(yùn)算規(guī)則是：非邏輯的一般形式：

邏輯非的意義在于：函數(shù)值P等于輸入變量的反。

1.3.2復(fù)合邏輯關(guān)系

1.與非邏輯和與非運(yùn)算

與非的邏輯函數(shù)表達(dá)式：，與非的真值表和邏輯符號(hào)如表1-11和圖1-5所示。與非邏輯的運(yùn)算口訣是：見0出1。

圖1-5與非邏輯符號(hào)

2.或非邏輯和與或非運(yùn)算

或非的邏輯函數(shù)表達(dá)式：，或非的真值表和邏輯符號(hào)如表1-12和圖1-6所示?；蚍沁壿嫷倪\(yùn)算口訣是：全0為1。

圖1-6或非邏輯符號(hào)

3.與或非邏輯和與或非運(yùn)算

與或非的邏輯函數(shù)表達(dá)式：，與或非的真值表和邏輯符號(hào)如表1-13和圖1-7所示。與或非運(yùn)算口訣：只有當(dāng)輸入變量A，B同時(shí)為1或C，D同時(shí)為1時(shí)，輸出P才等于0。

4.異或邏輯和異或運(yùn)算

異或的邏輯函數(shù)表達(dá)式：異或的真值表和邏輯符號(hào)如表1-14和圖1-8所示。

圖1-7兩組兩輸入與或非邏輯符號(hào)

圖1-8異或邏輯符號(hào)

異或的運(yùn)算規(guī)則是：

異或的一般形式是：

異或邏輯的運(yùn)算口訣是：相異為1。

5.同或（異或非）邏輯和同或運(yùn)算

同或的邏輯函數(shù)表達(dá)式：

P=A⊙B

同或的真值表和邏輯符號(hào)如表1-15和圖1-9所示。

同或的運(yùn)算規(guī)則是：

0⊙0=10⊙1=01⊙0=01⊙1=0

同或的一般形式是：

圖1－9同或邏輯符號(hào)

圖1－10多變量異或的實(shí)現(xiàn)

1.3.3邏輯代數(shù)的基本公式、三個(gè)規(guī)則和常用公式

反演律又叫摩根定律，摩根定律表述的是：或函數(shù)的非等于非的與函數(shù)，與函數(shù)的非等于非的或函數(shù)。最可靠的證明方法就是利用真值表進(jìn)行檢驗(yàn)。也可以根據(jù)邏輯運(yùn)算中的等式來證明。

【例1-13】用真值表證明反演律：證明根據(jù)等式，列出真值表如表1-18所示。由表1-18可見，對(duì)應(yīng)于A、B的全部狀態(tài)取值組合，和的值都一一對(duì)應(yīng)，完全相同，所以，等式成立。

【例1.14】用公式證明分配律：

A+BC=(A+B)(A+C)

證明(A+B)(A+C)＝A·A+AC+AB+BC=A+AC+AB+BC=A(1+C+B)+BC=A+BC

2.三個(gè)規(guī)則（1）代入規(guī)則：任何一個(gè)含有變量A的等式，如果將所有出現(xiàn)變量A的地方都代之以一個(gè)邏輯函數(shù)F，則等式仍然成立。

代入規(guī)則需注意的是：①所有出現(xiàn)A的地方都要代入。②只能用一個(gè)新的邏輯函數(shù)來代入，而不能用等式（或不等式）中的其他變量來代入。

代入規(guī)則的意義在于可以擴(kuò)大基本公式的應(yīng)用范圍。

（2）反演規(guī)則：設(shè)F是一個(gè)邏輯函數(shù)表達(dá)式，如果將F中所有的“＋”換為“·”，所有的“·”換為“＋”；所有的常量0換為常量1，所有的常量1換為常量0；所有的原變量換為反變量，所有的反變量換為原變量，這樣所得到新的函數(shù)式就是。

稱為原函數(shù)F的反函數(shù)，或稱補(bǔ)函數(shù)。反演規(guī)則又稱互補(bǔ)規(guī)則。

利用反演規(guī)則可以方便地求邏輯函數(shù)的反函數(shù)。反演規(guī)則的意義在于已知原函數(shù)，求反函數(shù)。函數(shù)的兩次取反等于函數(shù)本身，即=F。

【例1.17】已知，求反函數(shù)。解由反演規(guī)則，可得：

（3）對(duì)偶規(guī)則：設(shè)F是一個(gè)邏輯函數(shù)表達(dá)式，如果將F中所有的“＋”換為“·”，所有的“·”換為“＋”；所有的常量0換為常量1，所有的常量1換為常量0；則得到一個(gè)新的函數(shù)表達(dá)式F*,F*稱為F的對(duì)偶式。

利用對(duì)偶規(guī)則可以方便地求邏輯函數(shù)的偶函數(shù)。對(duì)偶規(guī)則的意義在于已知原函數(shù)，求偶函數(shù)。

【例1-19】已知，求F2的偶函數(shù)。解由對(duì)偶規(guī)則，可得：不難得到，函數(shù)的兩次對(duì)偶等于函數(shù)本身，即：(F*)*＝F。

3.常用公式

邏輯代數(shù)的常用公式如表1-19所示。

表1-19邏輯代數(shù)的常用公式

1.3.4邏輯函數(shù)及其表示方法已知真值表求邏輯函數(shù)表達(dá)式可用下述兩種方法。

方法1：把某個(gè)輸出變量F=1的相對(duì)應(yīng)一組輸入變量（A，B，C，…）組合狀態(tài)以邏輯乘形式表示（用原變量表示變量取值1，用反變量表示變量取值0），再將所有F=1的邏輯乘進(jìn)行邏輯加，即得出F的與-或表達(dá)式，或稱“積之和”式。

方法2：把某個(gè)輸出變量F=0的相對(duì)應(yīng)一組輸入變量（A，B，C，…）組合狀態(tài)以邏輯加形式表示（用原變量表示變量取值0，用反變量表示變量取值1），再將所有F=0的邏輯加進(jìn)行邏輯乘，即得出F的或-與表達(dá)式，或稱“和之積”式。

【例1-21】設(shè)有A，B，C共3人對(duì)某提案進(jìn)行表決，遵循少數(shù)服從多數(shù)的表決原則，表決結(jié)果用P表示。試列出P的真值表，并寫出邏輯函數(shù)表達(dá)式。

解先作以下假設(shè)：表決者A，B，C贊成提案用1表示，反對(duì)提案用0表示；表決結(jié)果P通過用1表示，否決用0表示；則可列出真值表如表1-20所示。

表1-20三者表決真值表ABCP00000101001110010111011100010111

由表1-20可見，P=1的輸入組合有ABC=011，ABC=101，ABC=110和ABC=111共4組，分別可以寫成和ABC，所以輸出P的與或式（積之和式）為

同理，P=0的輸入組合有ABC=000、001、010、100共4組，分別可以將其寫成，所以輸出P的與或式（積之和式）為

2.邏輯函數(shù)的表示方法邏輯函數(shù)的表示方法通常有真值表（表格形式）、邏輯函數(shù)表達(dá)式（數(shù)學(xué)公式形式）、邏輯電路圖（邏輯符號(hào)形式）、卡諾圖（幾何圖形形式）及波形（動(dòng)態(tài)圖形形式）5種方法。

（1）真值表法：真值表法采用一種表格來表示邏輯函數(shù)的運(yùn)算關(guān)系，其中輸入部分列出輸入邏輯變量的所有可能組合（其中n變量輸入共有2n個(gè)組合），輸出部分給出相應(yīng)的輸出邏輯變量值。函數(shù)的真值表直觀明了，但隨著輸入變量數(shù)增加，真值表形式反顯繁瑣。

（2）邏輯函數(shù)表達(dá)式法：邏輯函數(shù)表達(dá)式就是由邏輯變量和與、或、非等邏輯運(yùn)算組成的代數(shù)式。與普通代數(shù)不同，布爾代數(shù)中的變量是二元值的邏輯變量。

（3）邏輯電路圖法：邏輯電路圖法采用規(guī)定的圖形符號(hào)，來構(gòu)成邏輯函數(shù)運(yùn)算關(guān)系的網(wǎng)絡(luò)圖形。

（4）卡諾圖法：卡諾圖是一種幾何圖形，可以用來表示和簡(jiǎn)化邏輯函數(shù)表達(dá)式。這種方法將在1.3.5節(jié)中介紹。

（5）波形圖法：波形圖是一種表示輸入輸出變量動(dòng)態(tài)變化的圖形，反映了函數(shù)值隨時(shí)間變化的規(guī)律。

邏輯函數(shù)的5種表示方法在本質(zhì)上是相同的，可以相互轉(zhuǎn)換。

圖1-11例1-22三者表決邏輯電路圖

圖1-12例1-23邏輯電路圖

表1-21達(dá)式例1-23真值表

圖1-13例1-24波形圖

表1-22例1-24真值表

3.邏輯函數(shù)表達(dá)式的基本形式

①與或式：如，如圖1-14（a）所示。

②或與式：如，如圖1-14（b）所示。

③與非－與非式：如，如圖1-14（c）

④或非－或非式：如，如圖1-14（d）所示。

⑤與或非式：如，如圖1-14（e）所示。

圖1-14邏輯函數(shù)的5種形式及其邏輯電路

4.邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式對(duì)邏輯函數(shù)來說，如果將多個(gè)變量相乘，則所構(gòu)成的代數(shù)項(xiàng)稱為乘積項(xiàng)(積項(xiàng))，所謂最小項(xiàng)，就是乘積項(xiàng)，該乘積項(xiàng)包含了邏輯函數(shù)的全部變量，而且每個(gè)變量因子僅僅以原變量或反變量的形式在一個(gè)乘積項(xiàng)中唯一出現(xiàn)一次。n變量邏輯函數(shù)共有2n個(gè)不同的最小項(xiàng)。

表1-23列出了三變量與全部8個(gè)最小項(xiàng)的真值表。

常用最小項(xiàng)的編號(hào)mi表示n變量的最小項(xiàng)，若將使mi的值為1的變量取值當(dāng)成一個(gè)二進(jìn)制數(shù)，這個(gè)二進(jìn)制數(shù)所對(duì)應(yīng)的十進(jìn)制數(shù)，即為i的取值。

最小項(xiàng)有4個(gè)主要性質(zhì)：

①在變量的任意取值組合下，僅有一個(gè)最小項(xiàng)的值為1,其余的全部為0，即最小項(xiàng)等于1的機(jī)會(huì)“最小”；

②n變量邏輯函數(shù)的全部最小項(xiàng)之和恒為1；

③任意兩個(gè)不同的最小項(xiàng)之積恒為0，記為mi·mj

＝0（i≠j）；

④n變量的每個(gè)最小項(xiàng)有n個(gè)相鄰的最小項(xiàng)。

最小項(xiàng)表達(dá)式是由若干個(gè)最小項(xiàng)相加構(gòu)成的與－或表達(dá)式，又稱標(biāo)準(zhǔn)與－或表達(dá)式、標(biāo)準(zhǔn)積之和表達(dá)式。

最小項(xiàng)表達(dá)式的一般形式是：

對(duì)邏輯函數(shù)來說，如果將多個(gè)變量相加（或），則所構(gòu)成的代數(shù)項(xiàng)稱為相加項(xiàng)(和項(xiàng))，所謂最大項(xiàng)是相加項(xiàng)，該相加項(xiàng)包含了邏輯函數(shù)的全部變量，而且每個(gè)變量因子僅僅以原變量或反變量的形式在一個(gè)乘積項(xiàng)中唯一出現(xiàn)一次。n變量邏輯函數(shù)共有2n個(gè)不同的最大項(xiàng)。

表1-24列出了三變量與全部8個(gè)最大項(xiàng)的真值表。

常用Mi表示n變量的最大項(xiàng)，其中下標(biāo)i∈(0,1,2,…,2

n-1)，若將使Mi的值為0的變量取值當(dāng)成一個(gè)二進(jìn)制數(shù),這個(gè)二進(jìn)制數(shù)所對(duì)應(yīng)的十進(jìn)制數(shù)，即為i的取值。

最大項(xiàng)也有4個(gè)主要性質(zhì)：

①在變量的任意取值組合下，僅有一個(gè)最大項(xiàng)的值為0,其余的全部為1，即最大項(xiàng)等于1的機(jī)會(huì)“最大”；

②任意兩個(gè)不同的最大項(xiàng)之和恒為1；

③n變量邏輯函數(shù)的全部最大項(xiàng)之積恒為0；

④n變量的每個(gè)最大項(xiàng)有n個(gè)相鄰的最大項(xiàng)。

最大項(xiàng)表達(dá)式是全部由最大項(xiàng)相乘構(gòu)成的或－與表達(dá)式，又稱標(biāo)準(zhǔn)或－與表達(dá)式、標(biāo)準(zhǔn)和之積表達(dá)式。

最大項(xiàng)表達(dá)式的一般形式是

同一邏輯函數(shù)的下標(biāo)i相同的最小項(xiàng)和最大項(xiàng)是互補(bǔ)的，即，而最小項(xiàng)表達(dá)式和最大項(xiàng)表達(dá)式的關(guān)系是：具有完全相同下標(biāo)編號(hào)i,變量數(shù)相同的最小項(xiàng)表達(dá)式和最大項(xiàng)表達(dá)式互補(bǔ)。

5.正邏輯與負(fù)邏輯

在邏輯電路中有兩種邏輯體制：用1表示高電位，0表示低電位的，稱為正邏輯體制；用1表示低電位，0表示高電位的，稱為負(fù)邏輯體制。定義下如實(shí)現(xiàn)與門功能，在負(fù)邏輯定義下則實(shí)現(xiàn)或門功能。

圖1-15例1-26波形圖

表1－26正邏輯下真值表

表1－27負(fù)邏輯下真值表

表達(dá)1-28中列出了正、負(fù)邏輯定義下的對(duì)比關(guān)系。

表1-28正、負(fù)邏輯定義下的對(duì)比關(guān)系正邏輯定義負(fù)邏輯定義與門或門或門與門與非門或非門或非門與非門同或門異或門異或門同或門

本書中采用的是下邏輯。

1.3.5邏輯函數(shù)的化簡(jiǎn)方法邏輯函數(shù)簡(jiǎn)化的意義在于，簡(jiǎn)化邏輯電路，減少元、器件數(shù)量，降低設(shè)備成本，提高設(shè)備可靠性。簡(jiǎn)化的目標(biāo)是獲得最簡(jiǎn)與—或表達(dá)式。

最簡(jiǎn)與－或表達(dá)式的含義是：首先保證與－或表達(dá)式中乘積項(xiàng)的個(gè)數(shù)最少，其次還要求每個(gè)乘積項(xiàng)中包含的變量數(shù)最少。兩種最基本的邏輯函數(shù)化簡(jiǎn)方法：代數(shù)化簡(jiǎn)法和卡諾圖化簡(jiǎn)法。

1.代數(shù)化簡(jiǎn)法（1）合并項(xiàng)法：主要利用公式，將兩項(xiàng)并為一項(xiàng)，消去一個(gè)變量。

【例1-28】

（2）吸收法：吸收法主要利用公式:,

，吸收多余的乘積項(xiàng)。

【例1-30】

（3）消去法：消去法主要利用公式，消去多余的乘積因子。

【例1-32】

（4）配項(xiàng)法：配項(xiàng)法主要利用公式,將待化簡(jiǎn)函數(shù)式，通過適當(dāng)?shù)奶砑禹?xiàng)，達(dá)到消除更多項(xiàng)，使函數(shù)更簡(jiǎn)的目的。公式，也稱為添加項(xiàng)定理。

如果需化簡(jiǎn)的函數(shù)式是其他形式，可以借助反演律和對(duì)偶規(guī)則等手段，先將待化簡(jiǎn)的表達(dá)式轉(zhuǎn)換成與－或式，再化簡(jiǎn)。

【例1-35】

F=AB+AB·BC+BC=AB+AB+BC+BC=AB+AB+BC+BC+AC=AB+BC+AC

【例1-36】

P=A(A+B)(A+C)(B+D)(A+C+E+F)(B+F)(D+E+F)P＊=A+AB+AC+BD+ACEF+BF+DEF=A+AC+BD+ACEF+BF+DEF=A+C+BD+BF+DEF=A+C+BD+BF∴P=AC(B+D)(B+F)=AC(BF+BD)=ABCF+ABCD

2.卡諾圖化簡(jiǎn)法（圖解法）

（1）卡諾圖簡(jiǎn)介。

（2）用卡諾圖表示邏輯函數(shù)。

①根據(jù)真值表畫卡諾圖。

【例1-37】已知邏輯函數(shù)F的真值表如表1-30所示，試畫出F的卡諾圖。解把真值表中輸出函數(shù)F=1的各最小項(xiàng)所對(duì)應(yīng)的小方格內(nèi)填入1，F(xiàn)=0的各最小項(xiàng)所對(duì)應(yīng)的小方格內(nèi)填入0（為簡(jiǎn)明起見，也可不填），即可得到該函數(shù)的卡諾圖，如圖1-19所示。

表1-30例1-37的真值表ABF000011100111

圖1-19例1-37卡諾圖

②根據(jù)最小項(xiàng)表達(dá)式畫卡諾圖。

【例1-38】已知邏輯函數(shù)，試畫出F的卡諾圖。解首先將函數(shù)的與或式變換成最小項(xiàng)表達(dá)式，

③根據(jù)表達(dá)式畫卡諾圖。

圖1-20例1-38卡諾圖

【例1-39】已知邏輯函數(shù)，試畫出F的卡諾圖。

圖1-21例1-39卡諾圖

（4）卡諾圖化簡(jiǎn)規(guī)律及步驟。

①填圖：將邏輯函數(shù)用卡諾圖形式表示。

②圈圖：在卡諾圖上正確加包圍圈，合并最小項(xiàng)。加圈時(shí)遵循兩個(gè)原則：圈的數(shù)量應(yīng)盡可能少；圈的形狀應(yīng)盡可能大。

③寫表達(dá)式：將代表每個(gè)圈的乘積項(xiàng)相加，即得最簡(jiǎn)與—或式。

加圈時(shí)應(yīng)注意以下幾點(diǎn)。

①首先圈只有一種圈法（即孤立）的小方格，再圈有兩種及以上圈法的小方格。

②有的小方格可以被重復(fù)圈二次以上，以減少乘積項(xiàng)因子。

③每個(gè)圈中至少有一個(gè)特定的小方格（即未被圈入其他圈中的），以免多余的乘積項(xiàng)出現(xiàn)。

④在卡諾圖中，可以圈1，也可以圈0。但不能在同一個(gè)卡諾圖中，同時(shí)圈0和1。圈1可得最簡(jiǎn)與—或式，圈0可得最簡(jiǎn)或—與式。

⑤每個(gè)圈中小方格的個(gè)數(shù)應(yīng)為2n個(gè)（n=0，1，2…正整數(shù)）。

【例1-40】化簡(jiǎn)函數(shù)F(A,B,C,D)=Σm(0,1,4,5,6,10,12,13)。解第一步填圖：如圖1－24所示；第二步圈圖：在卡諾圖上加圈如圖1－24所示；

第三步寫表達(dá)式：

值得注意的是：圈“1”格時(shí)得到的是與或式，其中在寫乘積項(xiàng)時(shí)，以原變量表示變量取值1，以反變量表示變量取值0。

圖1-24例1-40卡諾圖化簡(jiǎn)

（a）卡諾圖（b）圈法1（c）圈法2圖1-25例1-41卡諾圖化簡(jiǎn)

【例1-42】化簡(jiǎn)函數(shù)F(A,B,C,D)=ΠM(1,3,9,10,11,14,15)

解第一步填圖：如圖1－26所示；第二步圈圖：在卡諾圖上加圈如圖1－26所示；

第三步寫表達(dá)式：

值得注意的是：圈“0”格時(shí)得到的是或與式，其中在寫相加項(xiàng)時(shí)，以原變量表示變量取值0，以反變量表示變量取值1。

圖1-26例1-42卡諾圖化簡(jiǎn)

【例1-43】化簡(jiǎn)函數(shù)F(A,B,C,D)=Σm(5,6,7,9,10,11,13,14,15)

解1直接圈“1”，如圖1－27（a）所示，可得F的最簡(jiǎn)與—或式：

圖1-27例1-43卡諾圖化簡(jiǎn)

解2直接圈“0”，如圖1－27（b）所示，可得F的最簡(jiǎn)或—與式：

解3圈反函數(shù)的“1”，如圖1－27（c）所示，可得的最簡(jiǎn)與—或式：則F的與或非式為：

（5）具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)卡諾圖化簡(jiǎn)。無(wú)關(guān)項(xiàng)的定義：在一個(gè)邏輯函數(shù)中,變量的某些取值組合不會(huì)出現(xiàn)；或函數(shù)在變量的某些取值組合時(shí)，輸出可以是1，也可以是0。這樣的最小項(xiàng)稱為約束項(xiàng)，或叫任意項(xiàng)，統(tǒng)稱無(wú)關(guān)項(xiàng)。

①無(wú)關(guān)項(xiàng)的最小項(xiàng)表達(dá)式：例1.3.32化簡(jiǎn)函數(shù)F(A,B,C,D)=Σm(5,6,7,8,9)+Σd(10,11,12,13,14,15)

圖1-28例1-44卡諾圖化簡(jiǎn)

②無(wú)關(guān)項(xiàng)的最大項(xiàng)表達(dá)式：例1.3.33化簡(jiǎn)函數(shù)F(A,B,C,D)=ΠM(0,1,2,3,4)·Πd(10,11,12,13,14,15)

圖1-29例1-45卡諾圖化簡(jiǎn)

③無(wú)關(guān)項(xiàng)的文字?jǐn)⑹觯骸纠?-46】設(shè)輸入A,B,C,D是十進(jìn)制數(shù)x的自然二進(jìn)制編碼，當(dāng)x≥5時(shí)，輸出Z為1，畫出Z的卡諾圖?？傻每ㄖZ圖如圖1－30所示。

圖1-30例1-46卡諾圖

④無(wú)關(guān)項(xiàng)的條件表示法：

【例1-47】化簡(jiǎn)函數(shù)F(A,B,C,D)=Σm(2,5,7,10,13,15)；

解約束條件，意味著：

在0000、0100、1000、1100這四種取值組合下，最小項(xiàng)的值均為0，而在正常情況下，任意一個(gè)最小項(xiàng)總能找到對(duì)應(yīng)的一種取值組合，其值為1。

這就說明0000、0100、1000、1100這四種取值組合在函數(shù)中不出現(xiàn)，是無(wú)關(guān)項(xiàng)中的約束項(xiàng)情況。畫出函數(shù)卡諾圖如圖1－31所示。

圖1-31例1-47卡諾圖化簡(jiǎn)

對(duì)于非完全描述邏輯函數(shù)的化簡(jiǎn)，圈1格時(shí)，凡是1格都必須加圈，而無(wú)關(guān)項(xiàng)×則可以作為1格加圈，也可作為0格不加圈，其加圈與否的依據(jù)是以使函數(shù)最簡(jiǎn)為原則。

第2章

邏輯門電路

晶體三極管反相器2.1TTL集成邏輯門2.2MOS集成門2.42.1晶體三極管反相器

實(shí)現(xiàn)非邏輯關(guān)系的電路稱為非門，也稱反相器。

2.1.1晶體三極管反相器的工作原理當(dāng)晶體三極管反相器的輸入電壓VI為低電平VIL時(shí)，晶體三極管T截止。

電路的輸出電壓VO≈VCC，即電路輸出高電平VOH。

當(dāng)電路的輸入電壓VI為高電平VIH時(shí)，若電路中元件參數(shù)選擇合理，則晶體三極管處于飽和狀態(tài)，輸出電壓VO＝Vces＝0.3V，即電路輸出為低電平VOL。從以上討論可知，此電路完成了輸入電壓VI和輸出電壓VO反相的邏輯功能，即VO=VI，故稱為反相器，也叫非門電路。

(1)當(dāng)輸入電壓為低電平VIL時(shí)，檢查電路的截止工作條件。

反相器的截止工作條件為

2.當(dāng)輸入電壓為高電平VIH時(shí)，檢查電路的飽和工作條件。

反相器的飽和工作條件：

2.1.2．晶體三極管反相器輸出波形的改善

(a)電路(b)瞬態(tài)特性圖2-3晶體三極管反相器瞬態(tài)特性作用

輸出電壓波形失真的原因是，晶體三極管本身從截止?fàn)顟B(tài)轉(zhuǎn)換到飽和狀態(tài)，或者從飽和狀態(tài)轉(zhuǎn)換到截止?fàn)顟B(tài)，不僅存在開通時(shí)間和關(guān)斷時(shí)間，還存在容性負(fù)載和分布電容的影響。

①上升延遲時(shí)間trd

trd是輸入電壓VI從高電平跳變到低電平時(shí)刻開始，到輸出電壓VO從低電平上升到0.

1VOH所需的時(shí)間。也就是晶體三極管從飽和過渡到臨界飽和所需的時(shí)間。它取決于晶體三極管的飽和深度以及基極反向驅(qū)動(dòng)電流。

②上升時(shí)間tr

tr是指輸出電壓VO從0.1VOH上升到0.9VOH所需的時(shí)間，即晶體三極管從脫離飽和過渡到截止所需的時(shí)間。

trd＋tr＝ton，ton稱為開通時(shí)間。

③下降延遲時(shí)間tfdtfd是輸入電壓VI從低電平躍跳到高電平時(shí)刻開始，到輸出電壓從VOH下降到0.9VOH所需的時(shí)間。

④下降時(shí)間tf

tf是指輸出電壓從0.9VOH下降到0.1VOH所需的時(shí)間。

tfd＋tf＝toff，toff稱為關(guān)斷時(shí)間。為了改善反相器的瞬態(tài)特性，提高工作速度，通常還可采取如下兩種措施。

(1)采用加速電容如圖2-2(a)所示反相器的R1兩端并聯(lián)。

（2）采用鉗位電路

2.1.3晶體管反相器的負(fù)載能力

反相器的負(fù)載能力，是指在輸出規(guī)定的高、低電平的前提下，電路所能承受的最大負(fù)載電流。

當(dāng)反相器處于飽和狀態(tài)時(shí)，負(fù)載電流可以流進(jìn)反相器，稱為灌電流負(fù)載，用IOL表示；當(dāng)反相器處于截止?fàn)顟B(tài)時(shí)，負(fù)載電流可從反相器流出，稱為拉電流負(fù)載，用IOH表示。

1．灌電流負(fù)載

(1)反相器處于飽和狀態(tài)時(shí)，其輸出電壓VO為低電平。

討論反相器帶灌流負(fù)載能力，主要是討論輸入高電平，輸出為低電平時(shí)，流入反相器輸入端的電流以不破壞晶體三極管飽和時(shí)的情況。

2．拉電流負(fù)載

(1)反相器處于截止?fàn)顟B(tài)時(shí)

綜上所述，討論反相器帶拉流負(fù)載能力，主要是討論輸入低電平，輸出為高電平時(shí)的情況。

2.2TTL集成邏輯門

其中，54系列用于軍用市場(chǎng)，74系列用于民用市場(chǎng)。主要是電源范圍和工作環(huán)境溫度范圍不同。54系列電源范圍為4.50～5.

50V，工作溫度范圍為－55～＋125℃，74系列的電源范圍為4.75～5.25V，工作溫度范圍為0～70℃。TTL具有低價(jià)格、高速度、高可靠性和良好輸出驅(qū)動(dòng)能力的優(yōu)點(diǎn)。

系列名稱符號(hào)特性標(biāo)準(zhǔn)通用型74標(biāo)準(zhǔn)功耗和速度低功耗型74L功耗是標(biāo)準(zhǔn)系列的1/10,速度低于標(biāo)準(zhǔn)系列高速型74H速度高于標(biāo)準(zhǔn)系列,功耗大于標(biāo)準(zhǔn)系列肖特基型74S速度比標(biāo)準(zhǔn)系列快3倍,功耗大于標(biāo)準(zhǔn)系列低功耗肖特基型74LS速度與標(biāo)準(zhǔn)系列相同,功耗是標(biāo)準(zhǔn)系列的1/5先進(jìn)肖特基型74AS速度比標(biāo)準(zhǔn)系列快10倍,功耗低于標(biāo)準(zhǔn)系列先進(jìn)低功耗肖特基型74ALS速度比標(biāo)準(zhǔn)系列快2倍,功耗是標(biāo)準(zhǔn)系列的1/10快速型74F速度比標(biāo)準(zhǔn)系列快近5倍,功耗低于標(biāo)準(zhǔn)系列表2-1TTL邏輯系列

2.2.1．TTL與非門的典型電路及工作原理

1.電路結(jié)構(gòu)電路由輸入級(jí)、中間級(jí)和輸出級(jí)三部分組成。

2.基本工作原理（1）TTL工作在關(guān)態(tài)（截止態(tài)）當(dāng)輸入信號(hào)A、B、C中至少一個(gè)為低電位（0.3V）時(shí):VO=VOH=VCC–VR2–VBE3–VD4

=5V－0.7V－0.7V=3.6V

實(shí)現(xiàn)了輸出高電平，此時(shí)TTL工作在關(guān)態(tài)，也稱截止態(tài)。

（2）TTL工作在開態(tài)（飽和態(tài)）輸出電壓Vo為

VO=VOL=VCES4=0.3V

實(shí)現(xiàn)了輸出低電平，此時(shí)TTL工作在開態(tài)，也稱飽和態(tài)。

通過以上分析可知，當(dāng)輸入信號(hào)中至少一個(gè)為低電位，即VI=ABC=VIL時(shí)，輸出高電平，即VO=VOH

；當(dāng)輸入信號(hào)全部為高電位時(shí)，即VI=ABC=VIH時(shí)，輸出低電平，即VO=VOL。說明電路實(shí)現(xiàn)了與非門的邏輯關(guān)系，即

3.帶負(fù)載能力和工作速度的分析（1）帶負(fù)載能力

推拉式輸出電路的主要作用是提高了帶負(fù)載能力。

（2）工作速度的分析

TTL與非門的一個(gè)重要特點(diǎn)是采用多發(fā)射極晶體管來提高工作速度。

2.2.2TTL與非門的主要外特性及參數(shù)

1．電壓傳輸特性

TTL與非門電壓傳輸特性是研究輸出電壓VO對(duì)輸入電壓VI

變化的響應(yīng)。

①ab段稱之為截止區(qū)：VI<0.6V。

②bc段稱之為線性區(qū)：輸入電壓VI

為0.6～1.3V之間。

③cd段稱之為轉(zhuǎn)折區(qū)：VI>1.3V。

在轉(zhuǎn)折區(qū)，TTL與非門狀態(tài)發(fā)生急劇的變化，轉(zhuǎn)折區(qū)所對(duì)應(yīng)的輸入電壓，通常將轉(zhuǎn)折區(qū)中的中點(diǎn)所對(duì)應(yīng)的輸入電壓值稱為“門檻電壓”或“閾值電壓”，用Vth

表示。

④de段稱之為飽和區(qū)

從電壓傳輸特性曲線可以反映出TTL與非門幾個(gè)主要特性參數(shù)。

(1)輸出邏輯高電平和輸出邏輯低電平在電壓傳輸特性曲線截止區(qū)的輸出電壓為輸出邏輯高電平VOH=3.6V，飽和區(qū)的輸出電壓為輸出邏輯低電平VOL=0.3V。

(2)開門電平Von和關(guān)門電平Voff及閾值電壓Vth

在保證輸出為額定高電平(3V)的90％(2.7V)的條件下，允許的輸入低電平的最大值，稱為關(guān)門電平Voff；在保證輸出為額定低電平(0.35V)的條件下，允許的輸入高電平的最小值，稱為開門電平Von。

Voff≥0.8V，Von≤1.8V。

TTL門的閾值電壓Vth≈1.4V。

(3)抗干擾能力在輸入低電平時(shí)，允許的干擾容限為：

VNL=Voff－VILVNL稱為低電平噪聲容限。

圖2-11噪聲容限

在輸入高電平時(shí)，允許的干擾容限為：

VNH=VIH

－Von

VNH稱為高電平噪聲容限。

2．輸入特性

TTL與非門的輸入特性主要研究輸入電壓VI和輸入電流II

的關(guān)系，II=f(VI)。以流出輸入端為正方向。

(2)輸出低電平時(shí)VOL＝f(IOL)

(3)扇入、扇出系數(shù)

扇入一般指輸入端的個(gè)數(shù)。扇出系數(shù)N0是指輸出端最多能帶同類門的個(gè)數(shù)。扇出系數(shù)N0為TTL與非門規(guī)定了最大的負(fù)載容限：

IOLmax為TTL與非門處于開態(tài)時(shí)所允許的最大灌入負(fù)載電流，IIS為TTL與非門的輸入短路電流。

5.傳輸延時(shí)特性平均延遲時(shí)間tpd是它們的平均值，即

圖2-16延遲時(shí)間

2.2.3TTL集成門電路使用注意事項(xiàng)

1．輸出端連接

(1)輸出端不能直接接地(2)輸出端不能直接接電源VCC(3)輸出端不能線與

2．輸入端連接

(1)TTL與非門多余輸入端接法

①直接接電源+VCC，如圖2-20（a）所示；

②和其他有用端并聯(lián)，如圖2-20（b）所示；

③接大于Rion阻值的接地電阻，如圖2-20（c）所示；

④直接懸空，如圖2-20（d）所示。

(2)TTL或非門多余輸入端接法

①直接接地GND,如圖2-21（a）所示；

②和其他有用端并聯(lián)，如圖2-21（b）所示；

③接小于Rioff阻值的接地電阻，如圖2-21（c）所示。

(3)TTL與或非門多余輸入端接法

2.2.4TTL與非門的改進(jìn)電路

1．集電極開路門電路(OC)門輸出級(jí)改為集電極開路的三極管結(jié)構(gòu)，做成集電極開路的輸出門電路，OC門的主要特點(diǎn)是輸出端可直接相連實(shí)現(xiàn)邏輯與的功能。

2.三態(tài)輸出門電路(TSL門)圖2-27三態(tài)門三態(tài)輸出門電路簡(jiǎn)稱三態(tài)門,用TSL(ThreeSateLogic)表示，TSL電路的主要特點(diǎn)是輸出共有3種狀態(tài)，即邏輯高電平、邏輯低電平和高阻態(tài)。

圖2-27所示為三態(tài)門電路及邏輯符號(hào)。圖中EN為三態(tài)使能端，A、B為輸入邏輯變量，Y為電路輸出。

當(dāng)EN=0時(shí)，稱為“高阻”態(tài)。當(dāng)EN＝1時(shí)，即，圖2-27(a)所示電路中，當(dāng)三態(tài)使能端EN=0時(shí)，呈現(xiàn)高阻態(tài)；當(dāng)EN=1時(shí)，電路實(shí)現(xiàn)正常與非功能，叫做EN高電平有效，其邏輯符號(hào)如圖2-27(b)所示。

如果在圖2-27(a)所示電路中，EN的控制電路部分少一個(gè)非門，則在EN=0時(shí)為正常工作狀態(tài)，稱為EN低電平有效，其邏輯符號(hào)如圖2-27(c)所示。高電平有效的三態(tài)與非門真值表如表2-2所示。

EN輸入端輸出端YAB11110011010111100××高阻態(tài)表2-2高電平有效的三態(tài)與非門真值表

使用三態(tài)門可以構(gòu)成傳送數(shù)據(jù)總線。圖2-28所示為由三態(tài)與非門構(gòu)成的單向總線結(jié)構(gòu)。

圖2-29為三態(tài)反相器構(gòu)成的雙向總線結(jié)構(gòu)。

2.4MOS集成門

金屬氧化物半導(dǎo)體(MetalOxideSemiconductor，MOS)場(chǎng)效應(yīng)晶體管就是MOS邏輯門。

系列名稱符號(hào)特性標(biāo)準(zhǔn)CMOS型4000微功耗，低速帶緩沖CMOS型4000B微功耗，低速，扇出比標(biāo)準(zhǔn)CMOS大高速CMOS型74HC功耗低，速度達(dá)到LSTTL的水平高速CMOS型（TTL兼容）74HCT類似74HC,可直接與TTL接口先進(jìn)CMOS型74AC高速，可代替74HC先進(jìn)CMOS型（TTL兼容）74ACT高速，可代替74HCT表2-4CMOS邏輯系列

2.4.1．MOS反相器

2.MOS反相器

(1)電阻負(fù)載MOS電路：如圖2－37（a）所示，在這種反相器中，輸入器件是增強(qiáng)型MOS管，負(fù)載是線性電阻。這種反相器在集成電路中很少采用。

(2)E/EMOS(Enhancement/EnhancementMOS)反相器：如圖2－37（b）所示，在這種反相器中，輸入器件和負(fù)載均采用增強(qiáng)型MOS管，所以叫做增強(qiáng)型一增強(qiáng)型MOS反相器．簡(jiǎn)稱E/EMOS反相器。

(3)E/DMOS(Enhancement/DepletionMOS)反相器：如圖2－37（c）所示，在這種反相器中，輸入器件是增強(qiáng)型MOS管，負(fù)載是耗盡型MOS管，所以叫做增強(qiáng)型一耗盡型MOS反相器，簡(jiǎn)稱E/DMOS反相器。

(4)CMOS(ComplementaryMOS)反相器：如圖2－37（d）所示，在E/EMOS反相器和E/DMOS反相器中,均采用同一溝道的MOS管。

而CMOS反相器則由兩種不同溝道類型的MOS管構(gòu)成。如果輸入器件是N溝道增強(qiáng)型MOS管，則負(fù)載為P溝道增強(qiáng)型MOS管，反之亦然。所以叫做互補(bǔ)對(duì)稱MOS反相器，簡(jiǎn)稱CMOS反相器。

2.4.2．NMOS門電路

1．NMOS反相器

2．NMOS與非門

3．NMOS或非門

2.4.3．CMOS門電路以增強(qiáng)型P溝道MOS管和增強(qiáng)型N溝道MOS管為基本組件可以構(gòu)成CMOS集成門電路，當(dāng)兩者串聯(lián)互補(bǔ)時(shí)，構(gòu)成CMOS反相器；當(dāng)兩者并聯(lián)互補(bǔ)時(shí)，構(gòu)成CMOS傳輸門。

1．CMOS反相器

圖2-42所示為CMOS反相器的電壓和電流傳輸特性。由特性曲線可以看出，CMOS反相器有如下特點(diǎn)。

①CMOS反相器靜態(tài)功耗極低。

②CMOS反相器抗干擾能力較強(qiáng)。

③CMOS反相器電源利用率高。

④CMOS反相器輸入阻抗高。

2．CMOS與非門通過串接N溝道管，并接P溝道管，可實(shí)現(xiàn)多于兩輸入的與非邏輯。

3．CMOS或非門電路通過串接多個(gè)P溝道管，并接多個(gè)N溝道管，可實(shí)現(xiàn)多于兩輸入的或非邏輯。

4.帶緩沖的CMOS與非門

5.CMOS傳輸門

CMOS傳輸門由一對(duì)互補(bǔ)的PMOS管和NMOS管并聯(lián)而成，如圖2-45(a)所示。

圖2-46CMOS傳輸門(a)電路

則當(dāng)C=1，=0時(shí)，這就相當(dāng)于開關(guān)接通。此時(shí)CMOS傳輸門可以傳輸模擬信號(hào)。而當(dāng)C=0，=1時(shí)，此時(shí)CMOS傳輸門可截止，相當(dāng)于開關(guān)閉合。

雙向模擬開關(guān)的控制端為C，經(jīng)反相器反相后送到傳輸門的C端，所以只需一個(gè)電平控制端，當(dāng)C=1時(shí)，傳輸門導(dǎo)通；當(dāng)C=0時(shí)，傳輸門截止。

6.CMOS電路與TTL電路的連接

CMOS和TTL電路之間連接必須滿足兩個(gè)條件：①電平匹配。

②電流匹配。

（1）CMOS驅(qū)動(dòng)TTL

CMOS集成電路直接驅(qū)動(dòng)TTL集成電路時(shí)，通常情況下一個(gè)CMOS門能驅(qū)動(dòng)一個(gè)TTL門，只要兩者的電壓參數(shù)兼容，一般情況下不用另加接口電路，僅按電流大小計(jì)算扇出系數(shù)即可。

（2）TTL驅(qū)動(dòng)CMOS

如圖2-50所示電路，提高TTL電路的輸出高電平。如果CMOS電路VDD高于5V，則還需要電平變換電路。

2.4.4CMOS集成電路使用注意事項(xiàng)

1.輸出端的正確連接

其輸出端連接的注意事項(xiàng)是：

①輸出端不能直接接地；

②輸出端不能直接接電源；

③輸出端不能進(jìn)行線與的連接。否則會(huì)出現(xiàn)過流或過功耗，造成集成電路永久性地?fù)p壞。

2.輸入端的連接

(1)多余輸入端的處理

多余輸入端通?？刹捎孟率鰩追N接法：