QUARTUSII實驗學習資料

AlteraQuartusII軟件操作指南

文本輸入設(shè)計是一種常用的數(shù)字系統(tǒng)設(shè)計方式，大型設(shè)計中一般都采用此種設(shè)計方法。此方法的特點是易于使用自頂向下的設(shè)計方法、易于模塊劃分和復(fù)用、移植性強、通用性好、設(shè)計不因芯片工藝和結(jié)構(gòu)的改變而變化、利于向ASIC的移植。文本輸入設(shè)計方法基本步驟包括設(shè)計輸入、項目編譯和仿真驗證。QuartusⅡ文本輸入設(shè)計方法一、新建工程雙擊QuartusII軟件啟動坐標，即可啟動QuartusII軟件，啟動界面如下：新建一個項目時，點擊file->newprojectwizard…,出現(xiàn)以下一個對話框：在上頁的對話框中，第一行是需要你指定項目保存的路徑，支持含中文字符的路徑，第二行是需要你為這個項目取一個名稱，第三行是需要你為這個項目的頂層實體取個名字，這三個設(shè)定好后，點擊“next”，出現(xiàn)下面一個界面：在上頁的界面中，你可以添加已經(jīng)寫好的程序模塊，實現(xiàn)模塊共享，如果需要添加直接點擊“Add”按鈕就可以了，如果不需要直接點擊“next”，出現(xiàn)這個界面：選擇芯片點擊進入下一界面點擊完成選擇VHDLFILE點擊進入編輯界面輸入文本文件保存文件,注意保存的文件名要和文本的實體名一致啟動編譯編譯成功修改所有編譯中出現(xiàn)的錯誤；編譯中出現(xiàn)的警告一般可以忽略。仿真仿真分：功能仿真、時序仿真。建立仿真文件設(shè)置仿真結(jié)束時間設(shè)置仿真結(jié)束時間為100US設(shè)置仿真時間區(qū)域，并進行波形文件存盤（選擇File中的Saveas）在空白處雙擊鼠標左鍵選擇”NODEFINDER”點擊”LIST”選擇需要的信號接下來分別對各輸入端口進行設(shè)置，完成之后，單擊保存文件按鈕進行保存。：在波形文件中添加注釋；：修改信號的波形值，把選定區(qū)域的波形更改成原值的相反值；：放大，縮小波形；：全屏顯示波形文件；：在波形文件信號欄中查找信號名，可以快捷地找到待觀察信號；：將信號欄中的名稱用另一個名稱代替；：為選定的信號賦予未初始化狀態(tài)；：為選定的信號賦予不定狀態(tài)；：為選定的信號賦予0值；：為選定的信號賦予1值；：為選定的信號賦予高阻狀態(tài)；：為選定的信號賦予弱信號；：為選定的信號賦予低電平；：為選定的信號賦予高電平；：為選定的信號不進行賦值；：為選定的信號賦原值的相反值；：專門設(shè)置時鐘信號；：把選定的信號用一個時鐘信號或是周期性信號來代替；：為總線信號賦值；：為選定的信號隨機賦值；保存好文件,默認文件名單擊“assignments”菜單下的“settings”令，在彈出的“settings”對話框中進行設(shè)置。如上圖，單擊左側(cè)標題欄中的“simulatorsettings”選項后，在右側(cè)的“simulatormode”下拉菜單中選擇“functional”選項即可，單擊“ok”按鈕后完成設(shè)置。設(shè)置完成后需要生成功能仿真網(wǎng)絡(luò)表。單擊“processing”菜單下的“generatefunctionalsimulationnetlist”命令后自動創(chuàng)建功能仿真網(wǎng)絡(luò)表，如下圖所示，完成后彈出相應(yīng)的提示框，單擊“確定”按鈕即可。啟動仿真仿真結(jié)果管腳分配重新編譯下載至芯片管腳鎖定：當一個項目的頂層實體設(shè)計完成后，就可以進行管腳鎖定和約束。鎖定前先進行一些設(shè)置：Assignment→Device器件與管腳選項→Device&Pin…將未使用的管腳設(shè)置：inputtri-stated(輸入三態(tài))還可以進行配置芯片的設(shè)置；IO管腳電壓規(guī)格的設(shè)置，等等管腳鎖定：Assignment→PinPlanner項目實體定義的IO端口與芯片管腳的對應(yīng)關(guān)系：取決于所選的實驗?zāi)Ｊ綄嶒炦B接關(guān)系詳見：實驗箱使用手冊管腳鎖定方法：選中nodename欄下的Cin，拖到芯片管腳處上圖為實驗2的芯片管腳分配開始重新編譯項目（因為管腳已分配）下載：Tools→ProgrammerUSB-Blaster(USB-0)USB-BlasterLocalUSB-0選擇下載工具HardwareSetup選擇USB-Blaster(USB-0)USB-Blaster(USB-0)下載采用JTAG模式下載打上釣指定下載文件（*.sot）相關(guān)實驗1-1.應(yīng)用QuartusII完成基本組合電路設(shè)計(1)實驗?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計流程全過程，學習簡單組合電路的設(shè)計和仿真。(2)實驗內(nèi)容：利用QuartusⅡ完成3-8譯碼器的文本編輯輸入(decoder_3_8.vhd)和仿真測試，給出仿真波形。(3)實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括實驗?zāi)康?、實驗步驟、程序設(shè)計、軟件編譯和仿真分析，給出仿真波形圖及其程序分析報告。實驗1.1組合電路的設(shè)計

libraryieee;useieee.std_logic_1164.all;entitydecoder_3_8isport(keyin:instd_logic_vector(2downto0);ledout:outstd_logic_vector(0to7));end;architecturedecoderofdecoder_3_8issignalled:std_logic_vector(0to7);beginprocess(keyin)begincasekeyiniswhen"000"=>led<="00000001";when"001"=>led<="00000010";when"010"=>led<="00000100";when"011"=>led<="00001000";when"100"=>led<="00010000";when"101"=>led<="00100000";when"110"=>led<="01000000";when"111"=>led<="10000000";whenothers=>led<="00000000";endcase;endprocess;ledout<=led;end;器件系列選擇CPLD(MAX3000A)，具體芯片型號為EPM3512AQC208-10用JTAG方式對CPLD編程時，需將開發(fā)板上的W1、W2開關(guān)分別撥至M1和N0處。用JTAG方式對CPLD編程時，需將開發(fā)板上的W1、W2開關(guān)分別撥至M1和N0處。2.用原理圖輸入法設(shè)計八位全加器

(1)實驗?zāi)康模菏煜だ肣uartusII的原理圖輸入方法設(shè)計簡單組合電路，掌握層次化設(shè)計的方法，并通過一個8位全加器的設(shè)計把握利用EDA軟件進行原理圖輸入方式的電子線路設(shè)計的詳細流程。

(2)實驗原理：一個8位全加器可以由8個一位全加器構(gòu)成，加法器間的進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相鄰的高位加法器的最低進位輸入