FIR數(shù)字濾波器設(shè)計.ppt

1、第六章FIR數(shù)字濾波器設(shè)定修正、6.1 FIR數(shù)字濾波器原理6.2dspbuilder設(shè)定修正FIR數(shù)字濾波器6.3FIRipcore設(shè)定修正FIR濾波器原理、6.1 FIR數(shù)字濾波器原理在FIR濾波器系統(tǒng)中是沖激響應(yīng)其中x(n )為輸入樣本序列，h(i )為濾波器系數(shù)，l為濾波器的系數(shù)長度，且y(n )為濾波器的輸出序列； 還可以通過卷積來表達(dá)輸出序列y(n )和x(n )和h(n )之間的關(guān)系。圖6-1示出典型的直接I型4階FIR濾波器，其輸出序列y(n )、滿足圖6-1 4階FIR濾波器結(jié)構(gòu)只能以串行方式順序執(zhí)行乘法操作，這在一個DSP (指數(shù)字信號處理器)指令周期內(nèi)不能完成并且必須在多

2、個指令周期內(nèi)完成。 但是，由FPGA實現(xiàn)，采用并行配置，并可以以一個時鐘周期獲得一個FIR濾波器的輸出。 使用6.2DSP Builder可以設(shè)定、修正FIR數(shù)字濾波器，使用dspbuilder在圖形環(huán)境中可以簡單地設(shè)定、修正FIR數(shù)字濾波器，并且濾波系數(shù)的修正運算可以將Matlab的強大的修正運算能力和現(xiàn)有的濾波器設(shè)定修正工具設(shè)定為6 假定三階FIR濾波器，它可被表達(dá)為h(0)=63、h(1)=127、h(2)=127、h(3)=63，并且在這種情況中，在量化的時候可直接通過I型濾波器來實現(xiàn)。 修正后的3次直接I型FIR濾波器模型圖如圖6-2所示。 具體的新模型制作、模塊調(diào)用過程可參照第3章

3、。圖6-2的3次FIR過濾器，圖中模塊的殘奧儀表，設(shè)定為xin模塊： (Altbus )庫：在Altera DSP Builder中， Bus Manipulation庫殘奧儀表“Bus Type”在“signed Integer”殘奧儀表“Node Type”上被設(shè)置為“Input port”殘奧儀表“Input port”的yout模塊： (Altbus ) 程序庫： Altera DSP Builder的Bus Manipulation程序庫殘奧儀表“Bus Type”被設(shè)置為“signed Integer”殘奧儀表“Node Type”和“Output port”殘奧儀表“parts”

4、(部分磁帶庫：在altera DSP生成器中，將Arithmetic磁帶庫“Add()Sub(-)”設(shè)置為“”，并將Delay1、Delay2、Delay3模塊： (Delay ) 庫： Altera DSP Builder的存儲庫殘奧儀表“深度”設(shè)置為“1”殘奧儀表“時鐘脈沖序列”的庫： Altera DSP Builder的Arithemtic庫殘奧將“映射增益到總線類型”設(shè)置為“簽名integer”殘奧儀表，將管線級別設(shè)置為“0”，將h1模塊： (增益)殘奧儀表“增益值”設(shè)置為“127” 其侗同h0模塊h2模塊： (Gain )殘奧計“Gain Value FIR濾波器的系數(shù)已被給出，從

5、圖中可以看出，在DSP Builder中Gain (增益)模塊能夠?qū)崿F(xiàn)的運算在延遲Delay模塊中修改3階FIR過濾器模型后，可以如圖6-3所示添加Simulink模塊進(jìn)行模擬。、圖6-3帶有模擬模塊的3次過濾器模型，新添加的模擬模塊的殘奧儀表為芯片信號模塊： (芯片信號)庫： Simulink的Sources庫殘奧儀表“inn 將“設(shè)置為”設(shè)置為“0.1”將殘奧儀表“目標(biāo)時間”設(shè)置為“10”將殘奧儀表“頻率目標(biāo)時間(Hz )”設(shè)置為“1”將殘奧儀表“解釋器”設(shè)置為Gain模塊： (Gain 庫：在Simulink上，匹配操作庫殘奧儀表“Gain”設(shè)置為“127”殘奧儀表“Multiplica

6、tion”設(shè)置為“元素wise ()。庫：在Simulink上，sinks庫Chirp Signal模塊是線性調(diào)頻信號發(fā)生模塊，生成線性調(diào)頻信號0.1 Hz1 Hz。 在此模型模擬中，使用缺省的模擬殘奧儀表。 模擬結(jié)果如圖6-4所示。 顯然，一個線性調(diào)頻信號通過3次FIR濾波器之后的振幅發(fā)生變化，高頻部分的振幅發(fā)生衰減。 在圖6-4 FIR濾波器模擬結(jié)果、6.2.2 4次FIR濾波器部分的設(shè)定修正前節(jié)中介紹了常數(shù)FIR濾波器的例子。 在此部分中，設(shè)置和修改系數(shù)可變的FIR過濾器部分。 對于直接I型FIR濾波器(參照圖6-5 )，可進(jìn)行級聯(lián)連接。 也就是說，當(dāng)濾波器系數(shù)可變時，預(yù)先設(shè)置和校正FI

7、R濾波器部分，實際上，不斷地調(diào)用FIR濾波器部分，并且級聯(lián)這些部分，從而可以完成多級FIR濾波器的設(shè)置和校正。 當(dāng)然，線性相位的FIR濾波器，可采用改進(jìn)的濾波器結(jié)構(gòu)，從而節(jié)省乘法器的一半。 在此，為了描述方便，沒有采用改進(jìn)的FIR結(jié)構(gòu)。 圖6-5是直接I型FIR濾波器的結(jié)構(gòu)，圖6-6是直接I型的4次FIR濾波器節(jié)點的結(jié)構(gòu)。 為了便于該濾波節(jié)的調(diào)用，在輸入xin后插入延遲單元，從3次濾波器進(jìn)化為4次，然而，常數(shù)系數(shù)項(系數(shù)項)總是為0。 在通信應(yīng)用中，F(xiàn)IR濾波通常是高信號流，因此增加一個延遲單元并不對FIR濾波的結(jié)果產(chǎn)生影響，但是系統(tǒng)延遲只是增加一個時鐘周期。 圖6-6直接I型四階FIR濾波器

8、節(jié)點相對于該FIR濾波器節(jié)點，浮點小數(shù)難以由FPGA實現(xiàn)，實現(xiàn)成本過大，因此在DSP Builder中可以通過整數(shù)運算來實現(xiàn)，最后可以通過向下舍入比特數(shù)的方式得到結(jié)果。 FIR濾波系數(shù)、也是入口端，以改變殘奧參數(shù)。 在本設(shè)定修正中，設(shè)輸入系列的位寬為9位。 與圖6-2中的常數(shù)FIR過濾器相比，圖6-7顯示了使用Product (乘法)模塊而不是Gain (增益)模塊的修改的四階FIR過濾器部分。圖6-7直接I型四階FIR濾波器節(jié)點，圖6-7的相關(guān)模塊的關(guān)殘奧儀表設(shè)定為： xin、hn1、hn2、hn3、hn4模塊： (Altbus )庫：在Altera DSP Builder中， Bus Ma

9、nipulation庫殘奧儀表“Bus Type”在“signed Integer”殘奧儀表“Node Type”上被設(shè)置為“Input port”殘奧儀表“Input port”的yn模塊： (Altbus ) 庫： Altera DSP Builder的Bus Manipulation庫殘奧儀表“Bus Type”設(shè)置為“signed Integer”殘奧儀表“Node Type”設(shè)置為“Output port”殘奧儀表“的庫s Manipulation庫殘奧儀表“Bus Type”設(shè)置為“signed Integer”殘奧儀表“Node Type”設(shè)置為“Output port”殘奧儀表

10、“Parallel Adder Subtractor”模塊： (PP or )庫：將Altera DSP Builder的Arithmetic庫殘奧儀表“Add()Sub(-)”設(shè)置為“”，將管道殘奧儀表“時鐘脈沖選擇”設(shè)置為“1”延遲、延遲1 Delay3模塊：設(shè)置為(Delay3模塊)的庫：在Altera DSP Builder中，存儲庫殘奧儀表“深度”設(shè)置為“1”，殘奧儀表“時鐘階段選擇”設(shè)置為“1” 庫：在Altera DSP Builder中，Arithemtic庫殘奧儀表“管道”被設(shè)置為“2”殘奧儀表“時鐘階段選擇”例如，為了實現(xiàn)16階低通濾波器，可以調(diào)用4個4階FIR濾波器節(jié)點來

11、實現(xiàn)。 建立1.4階FIR過濾器節(jié)子系統(tǒng)以創(chuàng)建新的DSP生成器模型，并將上一節(jié)的FIR4tap模型復(fù)制到新模型。 子系統(tǒng)通過在第四章中所示的方法從FIR4tap模型生成，修改端口信號，子系統(tǒng)改為FIR4tap，并且在圖68中示出。 fir4tap的內(nèi)部結(jié)構(gòu)如圖6-9所示。 將圖6-8 FIR4tap子系統(tǒng)、圖6-9 fir4tap子系統(tǒng)內(nèi)部原理圖和2.16階fir濾波器模型進(jìn)行配置以復(fù)制并連接四個fir4tap。 將后級的x輸入端口與前級的輸出端口x4連接，附加16個常數(shù)端口作為FIR濾波系數(shù)的輸入。 連接四個子系統(tǒng)FIR4tap的輸出端口y，連接到一個4輸入端口的加法器，并且獲得fir濾波器

12、的輸出yout。 注：創(chuàng)建子系統(tǒng)后，如第4章所述，將掩碼殘奧儀表Mask Type更改為“子系統(tǒng)附加塊集”。 校正后的16階FIR濾波器如圖610所示。圖6-10 16次直接I型FIR過濾器模型、16次直接I型FIR過濾器模型中，將新添加的模塊設(shè)定為xin模塊： (Altbus )的庫：在Altera DSP Builder中， Bus Manipulation庫殘奧儀表“Bus Type”在“signed Integer”殘奧儀表“Node Type”上被設(shè)置為“Input port”殘奧儀表“Input port”的yout模塊： (Altbus ) 庫： Altera DSP Build

13、er的Bus Manipulation庫殘奧儀表“Bus Type”設(shè)置為“signed Integer”殘奧儀表“Node Type”設(shè)置為“Output port”殘奧儀表“的庫s Manipulation庫殘奧儀表“Bus Type”設(shè)置為“signed Integer”殘奧儀表“Node Type”設(shè)置為“Output port”殘奧儀表“Parallel Adder Subtractor”模塊： (PP or )庫：將Altera DSP Builder的Arithmetic庫殘奧儀表“Add()Sub(-)”設(shè)置為“”，將“管道”殘奧儀表“時鐘脈沖選擇”設(shè)置為“1” h0、h1、h

14、2、h2 設(shè)定為h7的程序庫：在Altera DSP Builder中，Bus Manipulation程序庫殘奧儀表“Bus Type”被設(shè)定為“Signed Integer”殘奧儀表“bits編號”為“9”、6.2 低通濾波器采樣頻率Fs為48 kHz，濾波器Fc為10.8 kHz的輸入序列比特寬度為9比特(最高有效比特為編碼比特)，利用MATLAB完成FIR濾波器系數(shù)的確定。 打開MATLAB的FDATool MATLAB集成了強大的過濾器設(shè)定修正工具fdatool (filterdesignanalysistool )，可以完成各種過濾器的設(shè)定修正、分析和性能評價。 單擊MATLAB主窗口下方的“start (開始)”按鈕，按圖6-11，然后選擇“toolbox”“filter design”“filterdesignanalysistool (fdatool )”，如圖6-11所示選擇了Design Filter FDATool界面的左下側(cè)，對一組工具按鈕進(jìn)行了排列。 其功能是通過變換濾波器設(shè)定量化殘奧參數(shù)實現(xiàn)模型導(dǎo)入濾波器設(shè)定校正濾波器設(shè)定校正方法。model，model，model，model，model，model，model，model，model，model，mod