數(shù)字電子系統(tǒng)設(shè)計（CPLD）實驗指導(dǎo)書資料

1、 數(shù)字電子系統(tǒng)設(shè)計（CPLD）實驗指導(dǎo)書 中國礦業(yè)大學(xué)電工電子教學(xué)實驗中心 2001年11月 目 錄第一部分CPLDEE實驗開發(fā)系統(tǒng)及配套軟件簡介第一節(jié) CPLDEE實驗開發(fā)系統(tǒng)簡介第二節(jié) CPLDDN下載軟件簡介第二部分 數(shù)字電子系統(tǒng)設(shè)計實驗實驗一 簡單邏輯電路設(shè)計與仿真實驗二 譯碼與寄存器電路設(shè)計與仿真實驗三 全加器設(shè)計、仿真與下載實驗四 分頻程序設(shè)計與12歸1電路實驗五 利用硬件描述語言進行數(shù)字鐘設(shè)計實驗六 串形掃描顯示電路設(shè)計實驗七 BCD碼轉(zhuǎn)換電路設(shè)計實驗八 數(shù)據(jù)采集與顯示電路設(shè)計實驗九 LPM使用及88乘法器的設(shè)計實驗十 CPLD間串行通信（單工）綜合實驗一 數(shù)字系統(tǒng)設(shè)計與單片機接

2、口實驗一綜合實驗二 數(shù)字系統(tǒng)設(shè)計與單片機接口實驗二綜合實驗三 數(shù)字系統(tǒng)設(shè)計與單片機接口實驗三綜合實驗四 數(shù)字系統(tǒng)設(shè)計與單片機接口實驗四綜合實驗五 數(shù)字系統(tǒng)設(shè)計與單片機接口實驗五綜合實驗六 CPLD與計算機雙工串行通信實驗綜合實驗七 CPLD與計算機并行口通信實驗第一部分 CPLDEE實驗開發(fā)系統(tǒng)及配套軟件簡介第一節(jié) CPLDEE實驗開發(fā)系統(tǒng)簡介 目前，隨著大規(guī)?？删幊唐骷谑袌錾系膽?yīng)用越來越廣泛，各高校都相繼開出了這門課程，為了配合高校EDA技術(shù)的教學(xué)、實驗以及科研人員的設(shè)計開發(fā)，我們推出了CPLDEE-4系列實驗開發(fā)裝置。本實驗裝置是在世界銀行貸款招標(biāo)標(biāo)書要求的基礎(chǔ)上設(shè)計并有所突破，廣泛適用

3、于教學(xué)和科研，面向本科教育、研究生教育及科研開發(fā)。1. 系統(tǒng)基本特征l 配備：本實驗箱配有三家公司（altera低電壓1k系列（3萬門以上）、lattice的ispLSI1032E70LJ84、xilinx的xc95108系列）芯片下載板，適用范圍廣泛。l 資源：芯片門數(shù)最多達到10萬門（ACEX1K100），管腳可達208腳。l 編輯方式有圖形編輯，文本編輯，波形編輯，混合編輯等方式， 硬件描述語言有AHDL，VHDL，Verilog-HDL等語言。l 主板功能： 配有模擬可編程器件ispPAC器件系列，突破傳統(tǒng)的EDA實驗箱一般只做數(shù)字電路實驗的模式，用戶可以在實驗箱上通過的模擬可編程器件

4、進行模擬電子的開發(fā)訓(xùn)練。 實驗箱配有10個數(shù)碼管，（包括6個并行掃描數(shù)碼管和4個串行掃描數(shù)碼管）。 個數(shù)據(jù)開關(guān)，4個脈沖開關(guān)，數(shù)據(jù)開關(guān)和脈沖開關(guān)可配合使用，也可單獨使用。 AD轉(zhuǎn)換，采用雙AD轉(zhuǎn)換，有常規(guī)的8位AD轉(zhuǎn)換器ADC0809，還可以適配位數(shù)較高，速度較快的12位AD轉(zhuǎn)換器MAX196。 DA轉(zhuǎn)換器，采用學(xué)生所熟知的芯片DAC0832. 通用小鍵盤，本實驗箱提供16個微動開關(guān)（4X4），可通他們方便的進行人機交互。 單片機擴展槽，由于實驗箱上的所有資源（如數(shù)碼管、數(shù)據(jù)開關(guān)、小鍵盤等）都可以借用，因此通過此擴展槽可以開發(fā)單片機及單片機接口實驗。 外圍擴展口，為了便于開發(fā)，本實驗箱還預(yù)留一

5、個40PIN的擴展槽，用以與外圍電路的聯(lián)接。2. 本實驗箱可完成的實驗本實驗箱用作數(shù)字系統(tǒng)設(shè)計實驗。l 可完成的基礎(chǔ)實驗： 各種傳統(tǒng)數(shù)字電路實驗 AHDL、VHDL、VERILOG語言描述數(shù)據(jù)顯示譯碼設(shè)計 語言描述設(shè)計加法器，乘法器，計數(shù)器，數(shù)字鐘，分頻器，數(shù)字頻率計等常用的數(shù)字實驗 鍵盤去抖與譯碼實驗 狀態(tài)機設(shè)計實驗 A/D、D/A轉(zhuǎn)換 可編程儀用放大器，通用放大器 可編程模擬濾波器l 可完成的較復(fù)雜實驗 復(fù)雜數(shù)字電路實驗，如八位BCD轉(zhuǎn)換、20位以內(nèi)乘法器等 數(shù)據(jù)采集與顯示（可配合MAX196進行12路的A/D采樣） 用內(nèi)部EAB技術(shù)實現(xiàn)各種數(shù)學(xué)函數(shù)運算。 PC機與CPLD之間的串行及并行

6、通信 單片機與CPLD之間的異步串行通信 CPLD與CPLD之間的串、并行通信 單片機課程的各種實驗 工業(yè)控制用微處理器方案其實現(xiàn)。3. 利用本實驗箱可開發(fā)的實驗由于本實驗箱設(shè)計考慮周全，因此，除了能完成數(shù)字系統(tǒng)的實驗外，還可以開發(fā)使用單片機實驗，模擬電子實驗，通信原理實驗、計算機組成原理等一系列學(xué)科的實驗，體現(xiàn)出很強的開發(fā)性 ASK、FSK、PSK調(diào)制與解調(diào)實驗 通過單片機擴展口與單片機開發(fā)機配合，本實驗箱中的所有資源都可以被單片機借用，可以完成單片機課程中復(fù)雜的實驗。 可以開發(fā)單片機接口實驗，利用已開發(fā)成功的模塊如8255、8155、8279等進行進行各種單片機接口實驗。 利用四型實驗/開

7、發(fā)系統(tǒng)可以很方便進行單片機、CPLD及單片機CPLD綜合工業(yè)設(shè)計。 計算機組成原理的大部分的實驗可以利用本系統(tǒng)完成。4. 詳細(xì)的管腳說明下面詳細(xì)的介紹有關(guān)電路組成：（1）時鐘源本實驗器CPLD芯片由4M晶振提供振蕩頻率，接與P183管腳，同時還有4M(可分頻至1000Hz)接在CPLD的對應(yīng)管腳P184管。為了方便操作，還為系統(tǒng)提供了約1Hz1MHz連續(xù)可調(diào)的時鐘信號，接至CPLD的P78腳，通過調(diào)節(jié)短路夾J1和J2來改變其輸出頻率值。11.0592M(或22.1184MHz)的時鐘信號接于CPLD的80腳(P80)。 （2）輸入開關(guān)本實驗器中的開關(guān)設(shè)計新穎獨特，有創(chuàng)意，與一般電路中的開關(guān)設(shè)計

8、不同。本實驗器中有個數(shù)據(jù)開關(guān)（SW1SW16），4個脈沖開關(guān)（KP1KP4）。在通常狀態(tài)下數(shù)據(jù)開關(guān)和脈沖開關(guān)為低電平。數(shù)據(jù)開關(guān)和脈沖開關(guān)可配合使用，也可單獨使用。若二者配合使用，在數(shù)據(jù)開關(guān)為低電平時，按下脈沖開關(guān)則產(chǎn)生一個高脈沖；在數(shù)據(jù)開關(guān)為高電平時，按下脈沖開關(guān)則產(chǎn)生一個低脈沖。其中個數(shù)據(jù)開關(guān)與CPLD的管腳的連接情況依次為:SW1-P94，SW2-P95，SW3-P96，SW4-P97，SW5-P99，SW6-P100，SW7-P101，SW8-P102，SW9-P103，SW10-P104，SW11-P111，SW12-P112，SW13-P113，SW14-P114，SW15-P115

9、，SW16-P116。同時與數(shù)據(jù)開關(guān)和CPLD相應(yīng)引腳相連的還有16個LED顯示管，可以作為輸出使用。在作為輸出時，不論數(shù)據(jù)開關(guān)和脈沖開關(guān)為高電平還是低電平，均不影響其狀態(tài)。 脈沖開關(guān)（KP1KP4）與CPLD的管腳的連接情況依次為P94,P95,P96, P97與數(shù)據(jù)開關(guān)SW1SW4復(fù)用CPLD管腳。脈沖開關(guān)經(jīng)RS觸發(fā)器去抖動之后，便可實現(xiàn)在數(shù)據(jù)開關(guān)為高電平時產(chǎn)生一個負(fù)脈沖，在數(shù)據(jù)開關(guān)為低電平時產(chǎn)生一個正脈沖。此電路極適合作計數(shù)器，暫存器的脈沖輸入、分析測試觀察用。 （3）數(shù)碼管顯示本實驗器有0個數(shù)碼管（SEG1SEG10），采用共陰極段LED顯示。其中SEG1SEG2采用靜態(tài)顯示方式，SE

10、G3SEG10采用動態(tài)掃描顯示方式。數(shù)碼管SEG1SEG10與CPLD的對應(yīng)管腳接法為：SEG1(a,b,c,d,e,f,g,p)P142,P143,P144,P147,P148,P149,P150,P157SEG2(a,b,c,d,e,f,g,p)P158,P159,P160,P161,P162,P163,P164,P166其中SEG1、SEG2的段LED顯示輸入端分別與個LED管相連且同時顯示。SEG3SEG6的共陰公共端G經(jīng)反向器分別與CPLD的對應(yīng)管腳 170,P172,P173,P174相連，由其控制實現(xiàn)各位分時選通，動態(tài)掃描。SEG3SEG6(a,b,c,d,e,f,g,p)的各段

11、與CPLD引腳的對應(yīng)關(guān)系為：P175、P176、P177、P179、P180、P186、P187、P189。SEG7SEG10的共陰公共端G經(jīng)反向器分別與CPLD的對應(yīng)管腳 190,P191,P192,P193相連，由其控制實現(xiàn)各位分時選通，動態(tài)掃描。SEG7SEG10(a,b,c,d,e,f,g,p)的各段與CPLD引腳的對應(yīng)關(guān)系為：P195、P196、P197、P198、P199、P200、P202、P203。（4）AD轉(zhuǎn)換 本實驗器AD轉(zhuǎn)換采用雙AD轉(zhuǎn)換，有8位AD轉(zhuǎn)換器ADC0809與12位AD轉(zhuǎn)換器MAX196。對于ADC0809本實驗器只使用了一路模擬量輸入IN-1，其余個模擬量輸

12、入端均接到擴展槽COM5。用戶可實現(xiàn)最多7路模擬量分時輸入。ADD-A,ADD-B,ADD-C可選擇地址，分別接到CPLD的對應(yīng)管腳P36,P37,P38 。START（啟動信號）與ALE（地址鎖存信號）均接到CPLD的對應(yīng)管腳P19。時鐘CLOCK端接到CPLD的對應(yīng)管腳P40。EOC（轉(zhuǎn)換結(jié)束信號）接到CPLD的對應(yīng)管腳P39,Enable對應(yīng)的管腳P17。8位數(shù)字量輸出端由低（lsb28）到高（msb21）分別接到CPLD的對應(yīng)管腳P24，P25，P26，P27，P28，P29，P30，P31。對于MAX196，其VDD接外電源VCC（+5V），WR寫端接與P25，RD讀端接與P24，I

13、NT端接與P19，6路輸入與ADC0809復(fù)用，12位輸出（D0D12）分別接與P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。用戶可以隨意的使用任意一種。 （5）DA轉(zhuǎn)換在主板上在一個DA轉(zhuǎn)換器，DAC0832，參考電壓為VCC（5V），數(shù)字量由CPLD輸入到DAC0832的DI0-DI7，與CPLD管腳的對應(yīng)關(guān)系為：P132DI0，P133DI1，P134DI2，P135DI3，P136DI4，P139DI5，P140DI6，P141PDI7，P16CS。模擬量輸出由J3（COM2）輸出。 （6）單片機擴展槽及外擴槽在主板上留有一個模擬單片機

14、擴展槽，用于CPLD模擬單片機之用，其與CPLD的接口分別為，P0.0P0.7(3932)，對應(yīng)與P44，P45，P46，P47，P53，P54，P55，P56；P1.0P1.7(18)，對應(yīng)與P57，P58，P60，P61，P62，P63，P64，P65；P2.0P2.7(2128)，對應(yīng)與P75，P74，P73，P71，P70，P69，P68，P67；P3.0P3.7(1017)，對應(yīng)與P83，P85，P86，P87，P88，P89，P90，P92；PSEN腳對應(yīng)于P93，ALE腳對應(yīng)與P79；RST腳對應(yīng)于P18同時，為了外擴使用，我們在主板上有一個40PIN的擴展槽COM6（標(biāo)準(zhǔn)的單片

15、機接口）,一個26PIN的擴展槽，其與CPLD對應(yīng)的管腳在主板上已標(biāo)明，此擴展槽可供用戶根據(jù)自己的需要使用。 第二節(jié) CPLDDN下載軟件簡介 我們研制的CPLDDN是與Altera公司MAX+PLUSCPLD開發(fā)軟件配套使用的下載軟件。該下載軟件具有操作簡單、功能強大等優(yōu)點，是CPLDEE-4型實驗開發(fā)系統(tǒng)的配套軟件之一，下圖就是它的軟件操作界面：圖1 CPLDDN3型下載軟件界面一 CPLDDN3型下載軟件 1可以對D10K10、D10K20、D10K30E、D1K30、D1K100五種型號的器件進行配置。 2通過計算機串口與下載電路連接，下載軟件中的“串口設(shè)置”菜單用于對所用串口(COM

16、1 或COM2 )進行設(shè)置。3自帶MIF文件生成器?？梢陨扇呛瘮?shù)、冪函數(shù)、指數(shù)函數(shù)等多種常用數(shù)學(xué)函數(shù)，且能顯示相應(yīng)波形,直接用于配置片內(nèi)ROM(EAB)。軟件提供十進制，BCD碼兩種表示方式。點擊MIF文件生成器對話框中“打開”菜單的“報告文件”項可隨時察看同時生成的報告文件。（MIF文件生成器界面如圖2所示）。 4安裝軟件操作簡單。 5在“幫助”菜單中有我們的詳細(xì)信息，歡迎反饋使用意見與建議，歡迎與我們聯(lián)系。 二 CPLDDN3型下載軟件使用說明（一）下載1啟動CPLDDN3下載軟件。2在驅(qū)動器列表框中選擇欲下載文件所在的驅(qū)動器。3在目錄列表框中選擇欲下載文件所在的目錄。4以文件列表框中

17、選擇下載文件。5點擊“下載CPLD”按鈕。 （二）將下載程序?qū)懭隕EPROM。1第14同上。2點擊“寫EEPROM”，。（三）讀EEPROM中的數(shù)據(jù)到CPLD。1 啟動CPLDDN3下載軟件。2 鼠標(biāo)移到EEPROM框，單擊左鍵，擊活。3 點擊“讀EEPROM”按鈕，即可將存在里面的下載程序下載到CPLD中。注：讀EEPROM也可用硬復(fù)位的方法實現(xiàn)，即按下載板上的“復(fù)位”按鈕。（四）MIF 文件生成。1 點擊“下載軟件”中的菜單項中“函數(shù)”打開“MIF文件生成器”，界面如下圖： 圖2 MIF文件生成器界面2在“器件”菜單中選擇要用的器件。3在“十進制數(shù)”與“BCD碼”選項框中選擇生成文件的表示

18、制式。4在“數(shù)據(jù)寬度”選擇框及其下方的制式選項框，選擇生成文件中數(shù)據(jù)的寬度及顯示制式。5在“地址深度”選擇框及其下方的制式選項框，選擇生成文件中數(shù)據(jù)地址的深度及顯示制式。6“打開”菜單中選“函數(shù)編輯”項，進入“函數(shù)編輯器”界面，選擇函數(shù)類型（點擊顯示波形可以查看所選函數(shù)的波形圖）。7退出“函數(shù)編輯器”。8在“MIF文件生成器”的“取值范圍”文本框中填入要轉(zhuǎn)換的數(shù)據(jù)范圍。9點擊“轉(zhuǎn)換”按鈕開始轉(zhuǎn)換。10當(dāng)“轉(zhuǎn)換按鈕”變?yōu)榧t色時，表明轉(zhuǎn)換已經(jīng)完成。（五）察看“MIF文件” 點擊MIF文件生成器對話框中“打開”菜單的“報告文件”項,察看MIF文件的報告文件。實驗一 簡單邏輯電路設(shè)計與仿真一 實驗?zāi)康?/p>

19、1 學(xué)習(xí)并掌握MAX+PLUS CPLD實驗開發(fā)系統(tǒng)的基本操作。2 學(xué)習(xí)在MAX+PLUS下設(shè)計簡單邏輯電路與功能仿真的方法。二 實驗儀器設(shè)備1 PC機一臺2 MAX+PLUS CPLD軟件開發(fā)系統(tǒng)一套。三 實驗要求1 預(yù)習(xí)教材中的相關(guān)內(nèi)容。2 閱讀并熟悉本次實驗的內(nèi)容。3 用圖形輸入方式完成電路設(shè)計。4 分析器件的延時特性。四 實驗內(nèi)容及參考實驗步驟1 用D觸發(fā)器設(shè)計一個4進制加法計數(shù)器并進行功能仿真。（1）開機，進入MAX+PLUS CPLD實驗開發(fā)系統(tǒng)。（2）點擊File菜單Project子菜單之Name項，出現(xiàn)Project Name 對話框。你可以為當(dāng)前的實驗選擇恰當(dāng)?shù)穆窂讲?chuàng)建項目

20、名稱。（3）點擊File菜單之New項，出現(xiàn)對話框，為選擇輸入方式，這兒我們選擇Graphic Editor File。出現(xiàn)圖形編輯窗口。（注意界面發(fā)生了一定變化）（4）雙擊空白編輯區(qū)，出現(xiàn)Enter Symbol 對話框（或點擊Symbol 菜單Enter Symbol項）從Symbol Libraries項中選擇mf子目錄（雙擊），然后在Symbol File 中選擇7474元件（雙D觸發(fā)器）；在prim子目錄中選擇輸入腳input 和輸出引腳output。（或直接在Symbol Name 中輸入所需元件的名稱回車亦可）（5） 在圖形編輯窗口中的左側(cè)點擊連線按鈕(draws a horiz

21、ontal or vertical line),并完成對電路的連線。（參考電路如圖3）圖3 4進制加法計數(shù)器（7）在引腳的PIN_NAME處左鍵雙擊使之變黑，鍵入引腳名稱。（8）點擊工具欄中的“change the project name to the name of the current file” 按鈕，使項目名稱與當(dāng)前設(shè)計文件相同。（9）選擇器件。點擊Assign 菜單Device項，選擇FLEX10K系列的EPF1K50QC208-3。（10）點擊File菜單Project子菜單之save and check項對文件進行存盤并進行語法檢查，然后點擊START按鈕進行編譯。（11）點

22、擊MAX+PLUS菜單Waveform Editor 子菜單出現(xiàn)Waveform Editor窗口。點擊Node 菜單Enter Nodes From SNF,在Enter Nodes From SNF對話框中點擊List按鈕、“=”按鈕和Ok按鈕。（12）點擊Name項下in1（所在行會變黑）。（int2設(shè)定步驟與int1相同）（13）點擊界面左側(cè)Move a transition or edits a waveform按鈕手工設(shè)定波形，或點擊overwrites a single selected nodes or a group waveform with a specified cou

23、nt sequence自動設(shè)定波形。（ 14）點擊File菜單Project子菜單之save &compile項對文件進行存盤編譯。（15）點擊在Simulator 按鈕出現(xiàn)仿真界面。Simulator :Timing Simulator對話框的 Start Time和End Time中設(shè)定起始和終了時間（對初學(xué)者推薦采用默認(rèn)值），點“start”開始仿真。（16）點擊 “Open SCF”按鈕，觀察仿真結(jié)果，并進行延時分析，是否與器件標(biāo)稱值相符。2 設(shè)計一個24譯碼器并進行靜態(tài)功能仿真。首先確定2-4線譯碼器的邏輯線路圖，如圖4所示。 圖4 24譯碼器（1） 點擊File菜單project子

24、菜單的Name項建立一個新的項目。（2） 點擊New按鈕，選Graphic Editor項新建一個圖形輸入文件。（3） 雙擊左鍵，在Enter Symbol框中Symbol Libraries 中雙擊prim。（4） 在Symbol Files中選用7474。（5） 點擊連線按鈕(draws a horizontal or vertical line),完成電路連線。（6） 雙擊PINNAME為引腳命名。（7） 點擊工具欄中的“change the project name to the name of the current file” 按鈕，使項目名稱與當(dāng)前設(shè)計文件相同。 （8）選擇器件。

25、點擊Assign 菜單Device項，選擇FLEX10K系列的EPF1K50QC208-3。(9)點擊File菜單Project子菜單之save and check項對文件進行存盤并進行語法檢查，然后點擊START按鈕進行編譯。(10)打開波形仿真窗口，點擊overwrites a node with a clock waveform按鈕為時鐘輸入端cp設(shè)制波形。（11）點擊編譯按鈕對進行編譯。（12）點擊仿真按鈕（Timing Simulator），對電路進行仿真。(13)分析仿真結(jié)果。 五 實驗報告 1總結(jié)用MAX+PLUS CPLD開發(fā)系統(tǒng)對邏輯電路進行設(shè)計、仿真的操作步驟。 2討論用C

26、PLD 開發(fā)系統(tǒng)進行邏輯電路設(shè)計的特點與優(yōu)越性。 實驗二 譯碼與寄存器電路設(shè)計與仿真一.實驗?zāi)康?.掌握MAX+PLUS CPLD 開發(fā)系統(tǒng)的操作技巧。2.掌握用MAX+PLUS進行一般數(shù)字邏輯電路的設(shè)計方法。3.學(xué)習(xí)CPLD芯片下載與實驗基本方法。4.熟悉CPLDEE3型實驗開發(fā)系統(tǒng)的基本結(jié)構(gòu)。5.掌握使用CPLDEE3型實驗系統(tǒng)的LED顯示的方法。二.實驗儀器設(shè)備1.PC機一臺2.MAX+PLUS CPLD開發(fā)系統(tǒng)一套3.CPLDEE3型實驗開發(fā)系統(tǒng)一套4.CPLDDN3型下載軟件一套三.實驗要求1.預(yù)習(xí)教材相關(guān)內(nèi)容。2.閱讀并熟悉本次實驗的內(nèi)容。3.用圖形輸入方式完成電路設(shè)計。4.完成從

27、設(shè)計輸入到下載的全部設(shè)計過程。5.預(yù)習(xí)CPLDEE3型系統(tǒng)下載界面及使用方法。四.實驗內(nèi)容及步驟1 設(shè)計一個BCD譯碼器，進行功能仿真及下載測試。 圖5 BCD譯碼器（1）用圖形編輯方法完成電路的輸入,以及管腳命名等，具體步驟參照實驗二有關(guān)部分。（參考電路如圖5）（2）存盤與編譯。（3）點擊Assign菜單的Device項選擇EPF10K10QC2084型的芯片。（4）點擊floorplan editor按鈕進行管腳分配。（5）后編譯。對電路進行編譯。（6）下載。啟動CPLDDN-3下載軟件，在項目目錄下選中文件，點擊“下載CPLD”按鈕，觀察、驗證實驗電路的正確性。2 串入并出移位寄存器電路

28、設(shè)計、仿真與下載（1） 用圖形編輯方法完成電路的輸入,以及管腳命名等。(參考電路如圖6）（2） 點擊File菜單Project子菜單之save and check項對電路進行編譯。（3） 點擊Assign菜單的Device項選擇芯片。（4） 管腳分配。 圖6 串入并出移位寄存器（5） 后編譯。對電路進行編譯。（6）下載。啟動CPLDDN-3下載軟件，在項目目錄下選中文件，點擊“下載CPLD” 按鈕進行下載，觀察、驗證實驗電路的正確性。五實驗報告1 總結(jié)進行CPLD電路設(shè)計與仿真的操作步驟和技巧。2 總結(jié)進行CPLD電路下載和硬件實驗的方法和步驟。3 討論在設(shè)計與實驗過程中遇到的問題、解決的辦法

29、及收獲。 實驗三 全加器設(shè)計、仿真與下載一 實驗?zāi)康?1熟練掌握MAX+PLUS的使用。 2掌握一位全加器的設(shè)計方法、學(xué)會用一位全加器組成四位全加器。 3掌握CPLDEE開發(fā)系統(tǒng)硬件電路的下載及測試。 4學(xué)習(xí)模塊化電路設(shè)計方法。二 實驗儀器設(shè)備 1PC機一臺 2MAX+PLUS CPLD開發(fā)系統(tǒng)一套 3CPLDEE3型實驗開發(fā)系統(tǒng)一套 4CPLDDN3型下載軟件一套三 實驗要求 1預(yù)習(xí)組合電路中一位、四位全加器的設(shè)計方法。 2預(yù)習(xí)CPLDEE3型開發(fā)系統(tǒng)（硬件電路）中的開關(guān)及發(fā)光管的使用方法。 3預(yù)習(xí)本次實驗內(nèi)容。 4用圖形編輯方法輸入電路。四實驗內(nèi)容及操作步驟（一）設(shè)計一位全加器 圖7 一位

30、全加器線路圖 (1)完成電路的輸入,以及對引腳的命名等。（參考電路如圖7） (2)對一位全加器進行編譯、仿真與下載。(3)點擊File菜單的Create Default Symbol項，創(chuàng)建缺省模塊。（二）利用一位全加器模塊進行四位全加器的設(shè)計。（1） 創(chuàng)建一個新的項目，新建文件。在新打開的圖形編輯區(qū)雙擊左鍵，從Enter Symbol 對話框中的用戶目錄（你創(chuàng)建的目錄）下選擇模塊名。（2）連接線路，并進行編譯。（如圖8） （3）選擇EPF1K50QC2083器件。 圖8 四位全加器（5） 管腳分配。（6） 后編譯，并進行下載。觀察實驗結(jié)果。五實驗報告 1總結(jié)模塊化電路設(shè)計的方法。 2總結(jié)MA

31、X+PLUS進行電路設(shè)計的實質(zhì)。 3總結(jié)用MAX+PLUS進行電路設(shè)計的一般步驟。 實驗四 分頻電路與12歸1電路設(shè)計一 實驗?zāi)康? 學(xué)習(xí)硬件描述語言描述電路的原理。2 學(xué)習(xí)分頻電路的設(shè)計算法。3 學(xué)會使用AHDL進行簡單的電路設(shè)計。4 學(xué)會使用VHDL進行簡單的電路設(shè)計。5 掌握生成include文件并調(diào)用的方法。6 掌握VHDL語言調(diào)用子程序的方法。二 實驗儀器 1PC機一臺 2MAX+PLUS CPLD開發(fā)系統(tǒng)一套 3CPLDEE3型實驗開發(fā)系統(tǒng)一套 4CPLDDN3型下載軟件一套三 實驗要求1 復(fù)習(xí)教材有關(guān)硬件描述語言的章節(jié)。2 預(yù)習(xí)實驗內(nèi)容。3 用硬件描述語言進行電路設(shè)計。4 下載并

32、用數(shù)碼管顯示結(jié)果。四 實驗內(nèi)容與步驟1 設(shè)計一個頻電路 已知cpld信號源脈沖頻率為10M，試編寫一分頻程序，得到一周期為1秒（頻率為1Hz）的脈沖頻率，并將之形成include文件。（1） ahdl設(shè)計輸入。參考程序如下：subdesign fp(inclk:input; outputf :output; ) variable fp23.0:dff; f :dff; begin fp.clk=inclk;f.clk=inclk; if fp=4999999 then fp=0; f=!f; else fp=fp+1; f=f; end if; outputf=f; end; （2） vhdl

33、設(shè)計輸入?yún)⒖汲绦騦ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fp isport(inclk:in std_logic; outputa:out std_logic);end fp;architecture arch_fp of fp is signal fp:std_logic_vector(23 downto 0); signal f:std_logic; begin process(inclk) begin if (inclkevent and inclk=1) then i

34、f fp=4999999 then fp=000000000000000000000000; f=not f; else fp=fp+1; end if; end if; end process; outputa outa0,outa1,outa2,outa3,outa4,outa5,outa6; H0 = 1, 1, 1, 1, 1, 1, 0; H1 = 0, 1, 1, 0, 0, 0, 0; H2 = 1, 1, 0, 1, 1, 0, 1; H3 = 1, 1, 1, 1, 0, 0, 1; H4 = 0, 1, 1, 0, 0, 1, 1; H5 = 1, 0, 1, 1, 0,

35、1, 1; H6 = 1, 0, 1, 1, 1, 1, 1; H7 = 1, 1, 1, 0, 0, 0, 0; H8 = 1, 1, 1, 1, 1, 1, 1; H9 = 1, 1, 1, 1, 0, 1, 1; HA = 1, 1, 1, 0, 1, 1, 1; HB = 0, 0, 1, 1, 1, 1, 1; HC = 1, 0, 0, 1, 1, 1, 0; HD = 0, 1, 1, 1, 1, 0, 1; HE = 1, 0, 0, 1, 1, 1, 1; HF = 1, 0, 0, 0, 1, 1, 1; END TABLE; TABLE vb3.0 = outb0,out

36、b1,outb2,outb3,outb4,outb5,outb6; H0 = 1, 1, 1, 1, 1, 1, 0; H1 = 0, 1, 1, 0, 0, 0, 0; H2 = 1, 1, 0, 1, 1, 0, 1; H3 = 1, 1, 1, 1, 0, 0, 1; H4 = 0, 1, 1, 0, 0, 1, 1; H5 = 1, 0, 1, 1, 0, 1, 1; H6 = 1, 0, 1, 1, 1, 1, 1; H7 = 1, 1, 1, 0, 0, 0, 0; H8 = 1, 1, 1, 1, 1, 1, 1; H9 = 1, 1, 1, 1, 0, 1, 1; HA = 1

37、, 1, 1, 0, 1, 1, 1; HB = 0, 0, 1, 1, 1, 1, 1; HC = 1, 0, 0, 1, 1, 1, 0; HD = 0, 1, 1, 1, 1, 0, 1; HE = 1, 0, 0, 1, 1, 1, 1; HF = 1, 0, 0, 0, 1, 1, 1; END TABLE; end;（5） 用vhdl編寫的例子library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity twelveto1 isport(finclk: in std_logic; ou

38、tputa:out std_logic_vector(0 to 6); outputb:out std_logic_vector(0 to 6); end twelveto1; architecture arch_twelveto1 of twelveto1 is signal sa:std_logic_vector(3 downto 0); signal sb:std_logic_vector(3 downto 0); signal f: std_logic; component fp port (inclk : in std_logic; outputa: out std_logic );

39、 end component; begin u1: fp port map(inclk=finclk,outputa=f); process(f) begin if (rising_edge(f) then if (sa=2 and sb=1) then sa=0001; sb=0000; else if sa=9 then sa=0000; sb=sb+1; else sa=sa+1; end if; end if; end if; end process; with sa select outputa=0110000 when 0001, -1 1101101 when 0010,-2 1

40、111001 when 0011,-3 0110011 when 0100,-4 1011011 when 0101,-5 1011111 when 0110,-6 1110000 when 0111,-7 1111111 when 1000,-8 1111011 when 1001,-9 1110111 when 1010,-A 0011111 when 1011,-b 1001110 when 1100,-C 0111101 when 1101,-d 1001111 when 1110,-E 1000111 when 1111,-F 1111110 when others;-0 with

41、sb select outputbot13,ot12,ot11,ot10,ot9,ot8,ot7; 0 = 1,1,1,1,1,1,0; 1 = 0,1,1,0,0,0,0; 2 = 1,1,0,1,1,0,1; End table; Table lw=ot6,ot5,ot4,ot3,ot2,ot1,ot0; 0 = 1,1,1,1,1,1,0; 1 = 0,1,1,0,0,0,0; 2 = 1,1,0,1,1,0,1; 3 = 1,1,1,1,0,0,1; 4 = 0,1,1,0,0,1,1; 5 = 1,0,1,1,0,1,1; 6 = 1,0,1,1,1,1,1; 7 = 1,1,1,0,0,0,0; 8 = 1,1,1,1,1,1,1; 9 = 1,1,1,1,0,1,1; End table; End;2 VHDL語言描述的60歸0的參考程序 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; enti