專用集成電路實(shí)驗(yàn)報(bào)告材料

1、專用集成電路實(shí)驗(yàn)報(bào)告 組合邏輯電路特性 姓名： 學(xué)號(hào)： 班級(jí)： 指導(dǎo)老師：一、 實(shí)驗(yàn)?zāi)康?.理解CMOS復(fù)雜邏輯門的綜合過程及其特性。2.理解加法器的結(jié)構(gòu)。二、 實(shí)驗(yàn)內(nèi)容1)利用對(duì)偶原理綜合CMOS互補(bǔ)門，功能為：，簡述綜合過程，畫出三極管級(jí)原理圖。2)一個(gè)1bit全加器的邏輯表達(dá)式為：，；A、B為加法輸入，Ci為進(jìn)位輸入，S為和輸出，Co為進(jìn)位輸出；為異或操作，+為或操作，為與操作。a)畫出2bit全加器的門級(jí)原理圖；b)通過調(diào)整輸入的不同位置，下列電路能夠?qū)崿F(xiàn)AND、OR、XOR及其非邏輯的功能，圖中的三極管為NMOS。使用多個(gè)下列電路實(shí)現(xiàn)2bit全加器，畫出三極管級(jí)原理圖。3)設(shè)使用0.

2、25um工藝，NMOS管的尺寸為L = 0.250um，W = 0.375um；PMOS管的尺寸為L = 0.250um，W = 1.125um。對(duì)實(shí)驗(yàn)內(nèi)容1和2的電路進(jìn)行spice仿真。調(diào)整實(shí)驗(yàn)內(nèi)容1的器件尺寸和電源電壓，觀察門的延時(shí)；觀察和理解實(shí)驗(yàn)內(nèi)容2中加法器的進(jìn)位延時(shí)。三、實(shí)驗(yàn)步驟及過程：1）圖1 OrCAD畫出的三極管級(jí)原理圖2) A）圖2 2bit全加器的門級(jí)原理圖 B)差分傳輸管邏輯的與和與非邏輯：圖3 與門（與非門）差分傳輸管邏輯的或和或非邏輯：圖4 或門（或非門）差分傳輸管邏輯的異或和異或非：圖5 異或門（異或非門）總的2bit全加器的原理圖：圖 6 差分傳輸管構(gòu)成的2bit

3、全加器3）A、調(diào)節(jié)實(shí)驗(yàn)內(nèi)容1的器件尺寸和電源電壓，觀察門的延時(shí)。這里設(shè)定A0為pulse信號(hào)，A1為2.5V，其余都為0V，則Y的輸出與A0反向，輸出波形應(yīng)該類似于反相器。圖3.1 輸入和輸出波形Measure輸出文件：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai56_1object t1dlay t2dlay temper alter# 6.580e-11 6.900e-11 25.0000 1.0000 t1dlay為輸出端下降沿與輸出端上升沿的50%50%延時(shí)。t2dlay為輸出端上升沿與輸出端下降沿的50%50%延時(shí)。程序（網(wǎng)表文

4、件）：*dai56_1object.lib cmos25_level49.txt TT .options post=2Vcc pvcc 0 dc 2.5VVA1 A1 0 dc 2.5VVB0 B0 0 dc 0VVB1 B1 0 dc 0VVC1 C1 0 dc 0VVin A0 0 pulse(0V 2.5V 0ps 0ps 0ps 500ps 1000ps) mA0 1 A0 GND GND NMOS L=0.25u W=0.375umB0 2 B0 GND GND NMOS L=0.25u W=0.375umC0 3 C0 GND GND NMOS L=0.25u W=0.375umA

5、1 3 A1 1 1 NMOS L=0.25u W=0.375umB1 3 B1 2 2 NMOS L=0.25u W=0.375umA0p 5 A0 pvcc pvcc PMOS L=0.25u W = 1.125umA1p 5 A1 pvcc pvcc PMOS L=0.25u W = 1.125umB0p 4 BO 5 5 PMOS L=0.25u W = 1.125umB1p 4 B1 5 5 PMOS L=0.25u W = 1.125umC0p 3 CO 4 4 PMOS L=0.25u W = 1.125u.measure tran t1dlay trig V(a0) val=1

6、.25V td=0 fall=2+ targ V(3) val=1.25V td=0 rise=2.measure tran t2dlay trig V(a0) val=1.25V td=0 rise=2+ targ V(3) val=1.25V td=0 fall=2 .tran 1ps 3be Vin V(3) .end接下來調(diào)整電源電壓，觀察門的延時(shí)：VCC=1.5V圖3.2 VCC=1.5V時(shí)的輸出波形Measure輸出文件：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai56_1object t1dlay t2dlay

7、temper alter# 1.239e-10 3.85e-11 25.0000 1.0000 Vcc=1V圖3.3 VCC=1V時(shí)的輸出波形Measure輸出文件：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai56_1object t1dlay t2dlay temper alter# 2.682e-10 2.35e-11 25.0000 1.0000 觀察結(jié)論：當(dāng)電源電壓降低時(shí)，門的延時(shí)增加。需要特別注意的是measure語句編寫時(shí)，需要根據(jù)輸出波形的電壓值改變閾值。改變?nèi)龢O管尺寸，觀察門的延時(shí)：Pmos的溝道寬度Wa) PMOS管均為

8、W = 1.125um；b) PMOS管均為W = 1.875um；c) PMOS管均為W = 3.000um；圖3.4 改變Pmos的溝道寬度的輸出波形Measure文件：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai56_1object index pwc t1dlay t2dlay temper alter# 1.0000 1.125e-06 2.658e-10 6.900e-11 25.0000 1.0000 2.0000 1.875e-06 2.526e-10 1.112e-10 25.0000 1.0000 3.0000 3.0

9、00e-06 2.436e-10 1.761e-10 25.0000 1.0000 這里在網(wǎng)表文件中運(yùn)用了data語句。觀察結(jié)論：Pmos的溝道寬度變寬后門的傳輸延時(shí)增大。用對(duì)偶原理綜合CMOS互補(bǔ)門設(shè)計(jì)的2bit全加器的進(jìn)位延時(shí)：驗(yàn)證全加器邏輯關(guān)系：圖3.5 驗(yàn)證全加器邏輯關(guān)系由上至下依次為A1A0，B1B0, V10(sum1), V6(sum0), cout1.電壓值為：A1=B1=0V，A0=B0=2.5V ，sum1=2.5V， sum0=0V，cout1=0V。即01+01=10，進(jìn)位為0. 全加器邏輯正確。程序（網(wǎng)表文件）：*dai56_2object.lib cmos25_le

10、vel49.txt TT .options post=2.tran 1ps 15ns .probe V(cout1) V(10) V(6) V(a0).global pvcc vccVcc pvcc 0 dc 2.5VV1 A0 0 dc 2.5VV2 A1 0 dc 0V V3 B0 0 dc 2.5V V4 B1 0 dc 0V V5 cin 0 dc 0V .subckt ANDg A B Ym1 1 A GND GND NMOS L=0.25u W=0.375um2 2 B 1 gnd NMOS L=0.25u W=0.375um1p 2 A pvcc pvcc PMOS L=0.25

11、u W=1.125um2p 2 B pvcc pvcc PMOS L=0.25u W=1.125um3p Y 2 pvcc pvcc PMOS L=0.25u W=1.125um3 Y 2 GND GND NMOS L=0.25u W=0.375u .ends.subckt ORg A1 B1 Y1m1 1 A1 GND GND NMOS L=0.25u W=0.375um2 1 B1 GND GND NMOS L=0.25u W=0.375um1p 2 A pvcc pvcc PMOS L=0.25u W=1.125um2p 1 B 2 pvcc PMOS L=0.25u W=1.125um

12、3p Y1 1 pvcc pvcc PMOS L=0.25u W=1.125um3 Y1 1 GND GND NMOS L=0.25u W=0.375u .ends.subckt xorg a2 b2 y2m01 A2a A2 pvcc pvcc PMOS L=0.25u W=1.125um02 A2a A2 GND GND NMOS L=0.25u W=0.375um03 B2a B2 pvcc pvcc PMOS L=0.25u W=1.125um04 B2a B2 GND GND NMOS L=0.25u W=0.375um1 1 B2a GND GND NMOS L=0.25u W=0.375um2 2 B2 GND GND NMOS L=0.25u W=0.375um3 y2 A2a 1 GND NMOS L=0.25u W=0.375um4 y2 A2 2 gnd NMOS L=0.25u W=0.375um1p 4 A2 pvcc pvcc PMOS L=0.25u W=1.125um2p 4 B2 pvcc pvcc PMOS L=0.25u W=1.125um3p y2 A2a 4 pvcc PMOS L=0.25u W=1.125um4p