FPGA一位全加器設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、 題目：1位全加器的設(shè)計(jì)一實(shí)驗(yàn)?zāi)康?.熟悉QUARTUSII軟件的使用；2.熟悉實(shí)驗(yàn)硬件平臺(tái)的使用；3.掌握利用層次結(jié)構(gòu)描述法設(shè)計(jì)電路。二實(shí)驗(yàn)原理由于一位全加器可由兩個(gè)一位半加器與一個(gè)或門構(gòu)成，首先設(shè)計(jì)半加器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中ain,bin,cin信號(hào)可采用實(shí)驗(yàn)箱上SW0,SW1,SW2鍵作為輸入，并將輸入的信號(hào)連接到紅色LED管LEDR0,LEDR1,LEDR2上便于觀察，sum,cout信號(hào)采用綠色發(fā)光二極管LEDG0,LEDG1來(lái)顯示。3 實(shí)驗(yàn)步驟1. 在QUARTUSII軟件下創(chuàng)建一工程，工程名為f

2、ull_adder，芯片名為EP2C35F672C6；2. 新建Verilog語(yǔ)言文件，輸入如下半加器Verilog語(yǔ)言源程序；module half_adder(a,b,s,co);input a,b;output s,co; wire s,co; assign co=a & b; assign s=a b;Endmodule3. 保存半加器程序?yàn)閔alf_adder.v，進(jìn)行功能仿真、時(shí)序仿真，驗(yàn)證設(shè)計(jì)的正確性。其初始值、功能仿真波形和時(shí)序仿真波形分別如下所示4.選擇菜單FileCreate/UpdateCreate Symbol Files for current file，創(chuàng)建半加器模

3、塊；5.新建一原理圖文件，在原理圖中調(diào)用半加器、或門模塊和輸入，輸出引腳，按照?qǐng)D1所示連接電路。并將輸入ain,bin,cin連接到FPGA的輸出端，便于觀察。完成后另保存full_adder。電路圖如下6.對(duì)設(shè)計(jì)進(jìn)行全編譯，鎖定引腳，然后分別進(jìn)行功能與時(shí)序仿真，驗(yàn)證全加器的邏輯功能。其初始值、功能仿真波形和時(shí)序仿真波形分別如下所示7.下載采用JATG方式進(jìn)行下載，通過(guò)SW0,SW1,SW2輸入，觀察LEDR0，LEDR1，LEDR2，LEDG0，LEDG1亮滅驗(yàn)證全加器的邏輯功能。波動(dòng)波動(dòng)開(kāi)關(guān)并觀察紅色、綠色LED的變化，驗(yàn)證設(shè)計(jì)的正確性。結(jié)果驗(yàn)證正確。4 思考題1. 為什么在實(shí)驗(yàn)步驟3中，

4、將半加器保存為half_adder，可否保存為full_adder？答：不能，因?yàn)樵诔绦蛑?，module half_adder(a,b,s,co)已經(jīng)給程序定義了一個(gè)名字叫half_adder，VHDL語(yǔ)言中，要求程序名與實(shí)體名一致，因此保存的文件名必須和程序名一致，否則在編譯程序的時(shí)候就會(huì)出現(xiàn)錯(cuò)誤。2.對(duì)電路進(jìn)行功能仿真與時(shí)序仿真時(shí)，發(fā)現(xiàn)二者有什么樣的區(qū)別？答：功能仿真就是將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進(jìn)行仿真。這時(shí)的仿真僅對(duì)VHDL描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程不涉及具體器件特性，如延時(shí)特性。時(shí)序仿真就是將布線器/適配器所產(chǎn)

5、生的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時(shí)序仿真結(jié)果?？偠灾?，功能仿真不需要綜合，所以也不需要延時(shí)，時(shí)序仿真要走完整個(gè)電路要計(jì)算各個(gè)模塊的時(shí)延，所以要延時(shí)。3. 什么要進(jìn)行引腳鎖定？答：每種芯片的不同引腳（pin）對(duì)應(yīng)著不同的功能。比如，有的引腳對(duì)應(yīng)著發(fā)光二極管，有的是數(shù)碼管的控制端，有的是輸入時(shí)鐘；FPGA一般都有幾百個(gè)管腳，我們的設(shè)計(jì)也會(huì)有很多管腳，進(jìn)行引腳鎖定，編引腳接到到了FPGA的哪一個(gè)管腳上，如果不進(jìn)行引腳鎖定，編譯，下載后就無(wú)法知道你設(shè)計(jì)的模塊中的哪一個(gè)信號(hào)練到了FPGA的哪一個(gè)管腳上。如果只是進(jìn)行編譯，綜合，并不下載，就不需要引腳鎖定，如果想把程序編譯綜合后下載到FPGA去運(yùn)行，就必須進(jìn)行引腳鎖定，鎖定后重新編譯綜合，然后下載，驗(yàn)證。4. 采用層次結(jié)構(gòu)法描述電路有什么樣的優(yōu)點(diǎn)？答：可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期；極大地簡(jiǎn)化設(shè)計(jì)文檔的管理；提高大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度；設(shè)計(jì)者擁有完全的自主權(quán)，再