FPGA學(xué)習(xí)心得.doc

回想起自己學(xué)FPGA，已經(jīng)有一段時間了，從開始的茫然，到后來的瘋狂看書，設(shè)計開發(fā)板，調(diào)電路，練習(xí)各種FPGA實例，到最后能獨立完成項目，一路走來，感受頗多，拿出來和大家分享，順便介紹下自己的一點經(jīng)驗所得，希望對初學(xué)者有所幫助。廢話不說了，下面進入正題，學(xué)習(xí)FPGA我主要經(jīng)歷了這么幾個階段： 、Verilog語言的學(xué)習(xí)，熟悉Verilog語言的各種語法。 、FPGA的學(xué)習(xí)，熟悉QuartusII軟件的各種功能，各種邏輯算法設(shè)計，接口模塊(RS232,LCD,VGA,SPI,I2c等)的設(shè)計，時序分析，硬件優(yōu)化等，自己開始設(shè)計簡單的FPGA板子。 、NiosII的學(xué)習(xí)，熟悉NiosII的開發(fā)流程，熟悉開發(fā)軟件(SOPC,NiosII IDE),了解NiosII的基本結(jié)構(gòu)，設(shè)計NiosII開發(fā)板，編寫NiosII C語言程序，調(diào)試板子各模塊功能。 先來說說第一個階段，現(xiàn)在主要的硬件描述語言有VHDL，Verilog兩種，在本科時老師一般教VHDL，不過現(xiàn)在 Verilog用的人越來越多，其更容易上手(與C語言語法比較類似),也更靈活，現(xiàn)在的IC設(shè)計基本都用Verilog。像systemC，systemVerilog之類的應(yīng)該還在萌芽階段，以后可能會有較大發(fā)展。鑒于以上原因我選擇了Verilog作為我學(xué)習(xí)的硬件描述語言。 其實有C語言的基礎(chǔ)，學(xué)起Verilog的語言很簡單，關(guān)鍵要有并行的概念，所有的module，assign，always都是并行的，這一點與軟件語言有明顯不同。這里推薦幾本評價比較好的學(xué)習(xí)Verilog的書籍： 、verilog 數(shù)字系統(tǒng)設(shè)計教程，這本書對于入門是一本很好的書，通俗易懂，讓人很快上手，它里面的例子也不錯。但本書對于資源優(yōu)化方面的編程沒有多少涉及到。 、設(shè)計與驗證Verilog HDL，這本書雖然比較薄，但是相當(dāng)精辟，講解的也很深入，很多概念看了這本書有種豁然開朗的感覺，呵呵。 學(xué)習(xí)Verilog其實不用看很多書，基本的語法部分大家都一樣，關(guān)鍵是要自己會靈活應(yīng)用，多做練習(xí)。 Verilog語言學(xué)了一段時間，感覺自己可以編點東西，希望自己編的程序在板子上運行看看結(jié)果，下面就介紹我學(xué)習(xí)的第二個階段。 剛開始我拿了實驗室一塊CPLD的開發(fā)板做練習(xí)，熟悉QuartusII的各種功能，比如IP的調(diào)用，各種約束設(shè)置，時序分析，Logiclock設(shè)計方法等，不過做到后面發(fā)現(xiàn)CPLD的資源不太夠(沒有內(nèi)嵌的RAM、不能用SignalTapII，LE太少等)，而實驗室沒有FPGA開發(fā)板，所以就萌生了自己做FPGA開發(fā)板的意圖，剛好Cadence我也學(xué)的差不多了，就花了幾天時間主要研究了FPGA配置電路的設(shè)計，在板子上做了Jtag和AS下載口，在做了幾個用戶按鍵和LED，其他的口全部引出作為IO口，電路比較簡單，板子焊好后一調(diào)就通了(心里那個爽啊.)。我選的FPGA是cycloneII系列的EP2C5，資源比以前的FPGA多了好幾倍，還有PLL，內(nèi)嵌的RAM，可以試試SignalTapII，用內(nèi)嵌的邏輯分析儀測試引腳波形，對于FPGA的調(diào)試，邏輯分析儀是至關(guān)重要的。利用這塊板子我完成了項目中的幾個主要功能：RS232通信，指令譯碼，配置DDS，AD數(shù)據(jù)高速緩存，電子開關(guān)狀態(tài)設(shè)置等，在實踐中學(xué)習(xí)起來真的比平時快很多，用到什么學(xué)什么動力更大。這個時候我主要看的數(shù)據(jù)有這幾本感覺比較好： 、Altera FPGA/CPLD 設(shè)計（基礎(chǔ)篇）：講解一些基本的FPGA設(shè)計技術(shù)，以及QuartusII中各個工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），對于入門非常好。 、Altera FPGA/CPLD 設(shè)計（高級篇）：講解了一些高級工具的應(yīng)用，LogicLock，時序約束很分析，設(shè)計優(yōu)化，也講述了一些硬件編程的思想，作為提高用。 、FPGA設(shè)計指南-器件，工具和流程：這本書看了他的目錄忍不住就買了，這本書講述了FPGA設(shè)計的各個方面，雖然每個方面都是點到為止，但能讓你有個整體的概念，了解FPGA的所有設(shè)計功能，了解FPGA開發(fā)的整個流程。 、在這里也推薦幾個學(xué)習(xí)FPGA比較好的論壇 /bbs / 、其實最好的學(xué)習(xí)網(wǎng)站莫過于Altera的官方網(wǎng)站，不過很多人一看到英語就不想看，其實上面的英文很簡單，很多時候不敢看是因為對自己沒信心或心靜不下來看。不過官方網(wǎng)站上資料很多，剛開始可能會覺得資料安排的有點亂，不方便查找，以后有時間我列個資料的鏈接目錄，整理一下，方便大家查找。 到這里，自己最FPGA的學(xué)習(xí)有一段時間了，練習(xí)了很多實例，自己也編寫了不少程序，也有了一些項目經(jīng)驗，算是對FPGA有些了解了。在不斷的學(xué)習(xí)中發(fā)現(xiàn)FPGA不僅可以做邏輯設(shè)計，算法設(shè)計等，還能做嵌入式開發(fā)，altera先后開發(fā)了Nios，NiosII兩款FPGA的嵌入式軟核，并有配套的軟件，剛開始看到這些我真是心中突然豁然開朗，學(xué)習(xí)真的是無止境，又一個全新的領(lǐng)域擺在我面前，我決定學(xué)習(xí)NiosII，要學(xué)就要學(xué)最好。 剛開始入門是很痛苦的，嵌入式設(shè)計需要從硬件到驅(qū)動到軟件全部熟悉，硬件系統(tǒng)問題還不是很大(以前做過單片機，DSP等MCU),處理器的架構(gòu)心里還有點數(shù)，對于驅(qū)動和軟件工程，剛開始學(xué)習(xí)真的很頭痛。NiosII應(yīng)該還算比較新的內(nèi)容(應(yīng)該是2004年出的)，國內(nèi)的書籍不算很多，網(wǎng)上這方面的資料也比較零碎，所以我就開始將Altera網(wǎng)站上這方面的資料系統(tǒng)的看一邊，這里推薦幾本網(wǎng)站上的handbook： 、Embedded Design Handbook 、Nios II Processor Reference Handbook 、Nios II Software Developers Handbook 、Quartus II Handbook, Volume 4: SOPC Builder 、Quartus II Handbook, Volume 5: Embedded Peripherals 看完這些handbook，總算基本明白整個架構(gòu)，軟硬件設(shè)計方法，驅(qū)動的編寫等，感覺自己可以編一些嵌入式的程序了，不過雖然前面做的那塊ep2c5的板子支持NiosII系統(tǒng)，不過對于嵌入式設(shè)計來說還是顯得單薄了一點，沒有SDRAM，F(xiàn)lash這兩個比較基本的模塊，Ep2C5內(nèi)嵌的RAM太小，程序?qū)懖淮?，而且每次總要絞盡腦汁優(yōu)化程序代碼大小，很多時候優(yōu)化了后函數(shù)功能會受到限制，不利于初學(xué)者，也不利于調(diào)試。所以到這里我有產(chǎn)生了自己做一塊Nios開發(fā)板的想法(直接買比較貴，自己做便宜，而且還能鍛煉自己，一舉兩得)，通過借鑒其他開發(fā)板，選擇自己開發(fā)板上需要包含什么模塊，確定各個模塊使用什么芯片，閱讀各個芯片的datasheet，畫出原理圖并做出PCB圖，這塊板子我選的是Ep2c8Q208，比上一塊資源又將近多了一倍，板子上還有以下模塊：SDRAM，F(xiàn)lash，EPCS4，RS232，USB,VGA,PS2,AD,DA,LCD等，滿足了一般開發(fā)板的配置要求。板子回來以后調(diào)試了四五天，(flash工作了，LCD顯示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了.)，真是每天都有驚喜，每個模塊都編寫了NiosII軟件測試程序，調(diào)試硬件的時候?qū)浖倪\行也更熟悉了。在這次調(diào)試的過程中真的學(xué)到了很多，為此專門寫了好幾頁調(diào)試筆記，下次拿出來和大家一起分享?，F(xiàn)在硬件平臺有了，NiosII也了解的差不多了，終于可以自己編寫一些規(guī)模大一點的程序了。學(xué)FPGA的一點心得從去年開始學(xué)FPGA,以前一直做DSP,但因為項目的需要,在一個應(yīng)用中只有FPGA才能解決問題,所以硬著頭皮上FPGA,又因為結(jié)項目的時間比較緊,所以主要以解決問題為目的,說真的,項目做下來寫了四千多行的代碼,達到了設(shè)計目標,但對FPGA學(xué)習(xí)還不夠系統(tǒng),也正進一步的學(xué)習(xí)中.因為我是單干,沒有團隊,遇到問題只能在網(wǎng)上找資料,其難度可想而知,幸好以前用過CPLD,有一點基礎(chǔ),用的編程語言是AHDL，感覺AHDL寫一點小程序還可以，但做復(fù)雜程序就有點費力了（應(yīng)該是我的AHDL沒學(xué)好），所以在做FPGA程序時我選擇了比較簡單的verilog語言。由于沒人指導(dǎo)，所以買了一個簡單的FPGA開發(fā)板，是Cyclone的，開發(fā)板就是好，送了較多學(xué)習(xí)資料，用了一個星期的時間，學(xué)習(xí)了NIOSII的基本應(yīng)用，當(dāng)然，我的需要就是知道如何在NIOS里控制一個信號的高低電平變化就夠了，其它全是C語言的東西，主要是熟悉了Quartus的開發(fā)平臺，并用NIOS程序把要實現(xiàn)的主要代碼用C寫了一遍，通過了，但速度上不去。有這些知識做鋪墊后，就開始了項目的設(shè)計。項目要求將外部高速數(shù)據(jù)（40MB/s)進行存盤，并可以將存盤的數(shù)據(jù)在適當(dāng)?shù)臅r候原路返回（速度不變）。所以在硬件的設(shè)計上FPGA選擇了EP2C35F484C8N，外部有128M的SDRAM做為數(shù)據(jù)的緩沖。所以FPGA的主要程序集中在ATAHOST控制器（實現(xiàn)UDMA讀寫）、SDRAM控制器（大容量循環(huán)緩沖）上，當(dāng)然還包括一些其它的控制，如實時時鐘，USB2.0芯片控制，RS232的通信及相應(yīng)的通信協(xié)議。硬件完成后，大部分的時間都在寫程序，感覺verilog跟差不多，就將原來寫成的代碼翻譯了一下，每寫一段代碼就測試一下。起初并不知道在Quartus里還有邏輯分析儀的功能，所以程序出了問題只能使勁的分析代碼，猜想問題可能出在哪里，萬不得已時才做一下仿真（后來看很多有做程序都先做仿真，仿真通過后再下載到目標板里運行測試，但到現(xiàn)在我的仿真關(guān)還沒過），所以做得很累。我感到這樣做下去到時間結(jié)點肯定結(jié)了不了項目，就找FPGA的群向高手們請教經(jīng)驗，知道了可以Quartus的邏輯分析儀來觀察信號，哈哈，爽了（感謝感謝）。后面的程序找問題就容易多了，按照ATA協(xié)議、SDRAM手冊、及各外圍芯片手冊一步步寫下去，當(dāng)然其中也遇到了各種各樣的問題，但很快得到解決。一直到項目結(jié)束，都是用邏輯分析儀來找問題，沒做過仿真（所以現(xiàn)在仿真關(guān)還沒過）。今年又用FPGA做了一些項目。簡單說一下體會吧，歸結(jié)起來就三個字：做、想、問。書讀千遍，不如做一遍；看別人做百次，不如自己做一次；就是要實踐。實踐的動力一方面來自興趣，別一方面來自己壓力，我個人覺得后者更重要。有需求會容易形成壓力，也就是說最好能在實際的項目開發(fā)中鍛煉，而不是為了學(xué)習(xí)而學(xué)習(xí)。在做的過程中要多想，多想想問題出現(xiàn)的原因，問題解決后要多問幾個為什么，這也是經(jīng)驗積累的過程，最好要寫項目日志，把問題及原因、解決的辦法都寫進去。還要多問，遇到問題經(jīng)歷了痛苦的思索后還得不到解決就要問了，問搜索引擎，問網(wǎng)友，問同學(xué)同行，一篇文章、朋友們的點撥都可能幫助自己快速解決問題。FPGA入門心得及系列資料不知道為什么自己每次接受一個新事物，總要花上那么長的一段時間。每個東西，總要經(jīng)過從一點都不了解，到有點了知道，到最后才想知道要來學(xué)學(xué)，但每次學(xué)習(xí)時也總是走馬觀花?？赡苷娴氖苤袊慕逃枷胧`的太嚴重了吧。以前的人讀書，好像也沒有什么目標，只是知道上課要認真聽，考試要考好。這樣就可以了。也從來沒想過，我學(xué)這個到底有什么用呢。 但是上了大學(xué)后，一切都改變了。我們的學(xué)習(xí)也不再是為了考試而考試了。尤其是像我們學(xué)電子，假如僅僅是為考試的話，那你的大學(xué)完全可以過得很輕松，整天睡覺，游戲，照樣可以考高分。那樣畢業(yè)了，你說你的大學(xué)學(xué)習(xí)是不是等于0。到頭來還是什么也不是。所以當(dāng)你進入大學(xué)，當(dāng)你選擇了電子，就決定了你從此要為之付出。不管將來怎樣，只要你朝著自己的方向走，一定會成功的?，F(xiàn)在說說FPGA的學(xué)習(xí)吧，或許，很多人剛接觸FPGA時，可能還在為到底什么是CPLD，什么時FPGA，我到底要學(xué)習(xí)哪門語言而苦惱，不知大家是不是這樣，但是我曾經(jīng)就是這樣，也到網(wǎng)上去找過，最后也終于找到了答案。因為那時身邊的人都還沒學(xué)過。其實CPLD，F(xiàn)PGA最大的區(qū)別也就是FPGA的程序必須由配置芯片經(jīng)過上電后，將程序?qū)懭胄酒?，也就是FPGA的內(nèi)部存儲器是相當(dāng)于內(nèi)存一樣，一掉電就沒了。而CPLD是像單片機一樣，程序是存儲存在內(nèi)部中的，一上電就可以跑了。二者的功能差不多，但是FPGA的資源比CPLD更加豐富。在CPLD上可以實現(xiàn)的功能，在FPGA上基本都可以實現(xiàn)的。所以也不必去想太多什么是FPGA，CPLD了，只要弄懂了二者的內(nèi)部結(jié)構(gòu)就可以了。至于學(xué)什么語言嗎，首先要看你們在校老師上課是用什么語言，就先那個語言吧，我們學(xué)校老師是用VHDL語言的，所以一開始我也是先學(xué)VHDL語言，而且學(xué)習(xí)資料比較多，但是在網(wǎng)上看到，好像公司里面用的比較多的是Verilog HDL語言，為了能看懂一些資料，現(xiàn)在也在學(xué)Verilog HDL語言，學(xué)習(xí)中發(fā)現(xiàn)，要是學(xué)過C語言的人，會發(fā)現(xiàn)Verilog HDL好像更加好理解。 一旦你開始了學(xué)習(xí)FPGA，那就要堅持下去，因為語言這東西，要是不一下子把它強記住，過不了兩天就又忘了，書本的東西，一定要越快消化越好，這樣你看別人的程序時就不會有什么語言障礙了。之后就是編寫程序，模仿別人的模塊，仿真實驗，這步很重要，要不你就不會發(fā)現(xiàn)FPGA功能的強大，你也不知道到底仿真的結(jié)果和實際是不是有差別。當(dāng)你成功時，你一定會感到成功的喜悅。 當(dāng)你基本的程序都看得懂時，有完整地編個程序，而且在硬件上實驗過時，那么祝賀你入門了，之后的道路就是不斷的實踐，跟學(xué)習(xí)單片機一樣，只有不斷的學(xué)習(xí)，不斷的做東西，你的編程能力才會提高。 以上僅僅為作者本人的一點觀點，本人現(xiàn)在還是一個電子白菜，只是苦于自己學(xué)習(xí)電子找不到捷徑，不想還有更多的人跟我一樣，在電子的道路中不斷摸索，不斷徘徊?？催^一個高手對FPGA的認識，自己對FPGA未來的發(fā)展更是看好，鑒定了學(xué)好的決心，F(xiàn)PGA在電子開發(fā)工作中已經(jīng)上升到數(shù)字系統(tǒng)核心處理器，盡快掌握FPGA開發(fā)技術(shù)顯得非常迫切?？偨Y(jié)了一下:傳統(tǒng)的開發(fā)方式：一半固定，硬件CPU是不可編程的，另一半靈活是可編程的軟件FPGA新開發(fā)形式：兩個部分都是可編程了，F(xiàn)PGA，它代表的就是硬件的編程。這兩部分都可編程的一個結(jié)合點就是FPGA上的軟核。另外可以根據(jù)需要通過外部單片機把合適的應(yīng)用bit流寫入到FPGA內(nèi)，從而完成根據(jù)功能需要變更硬件。硬件可重構(gòu)！使計算機的能力越來越強，方法一:通過提高工藝來提高工作頻率；方法二：通過優(yōu)化系統(tǒng)體系，并行！新學(xué)習(xí)思想: FPGA設(shè)計有點象圍棋：易學(xué)難精帶著問題學(xué)習(xí)是最有效率的時序性能的調(diào)整提高是FPGA開發(fā)能力的標志多看書，但要注意，書當(dāng)做字典，不是所有地方都去看。目前，在FPGA上有三種類型開發(fā)方法和應(yīng)用方向：a、邏輯類應(yīng)用 b、軟核類應(yīng)用 c、DSP類應(yīng)用。邏輯類應(yīng)用我們接觸的最早，也是FPGA最初的應(yīng)用領(lǐng)域，大的應(yīng)用上，一些數(shù)字IC設(shè)計可以在FPGA做前期的功能驗證，在通信領(lǐng)域，F(xiàn)PGA做信號的編解碼等等，小的應(yīng)用上我們做的最多的實際是CPLD，完成信號的變換控制等等。軟核應(yīng)用是前幾年才興起，現(xiàn)在熱門的開發(fā)應(yīng)用方法，在原本需要FPGA結(jié)合CPU的地方有成本和靈活性優(yōu)勢。FPGA的DSP應(yīng)用是非常有潛力的，性能優(yōu)勢非常明顯。開發(fā)方法是用Matlab的simulink中嵌入廠商的開發(fā)工具包，算法驗證在Matlab simulink工具下完成，在開發(fā)工具包的支持下生成HDL模塊或者直接生成FPGA下載配置文件，這個方向是FPGA應(yīng)用最有挑戰(zhàn)能力領(lǐng)域。Mathworks公司不久前也推出了獨立于FPGA廠商的Simulink HDL Coder工具，使的Matlab在數(shù)字系統(tǒng)設(shè)計領(lǐng)域邁出了堅實的一步，把Simulink 模型和Stateflow框圖生成位真（Bit-Ture）、周期精確（Cycle-Accurate）、可綜合的Verilog和VHDL代碼，為Matlab simulink用戶提供了通往FPGA設(shè)計實現(xiàn)的直接通道?？催^很多FPGA相關(guān)的書，其中內(nèi)容重復(fù)的不少，要看就看經(jīng)典的。這些是從眾多書中挑出來自己認為不錯的書，望初學(xué)者能節(jié)省時間，重點閱讀：verilog 數(shù)字系統(tǒng)設(shè)計教程:：針對初學(xué)者學(xué)習(xí)Verilog HDL硬件描述語言，語言是基礎(chǔ)，首先要能建立一個語言與硬件對應(yīng)起來的觀念，不能按照C語言的套路。打好基礎(chǔ)很重要。Altera FPGA/CPLD 設(shè)計（基礎(chǔ)篇）：介紹FPGA的基本概念，和QuartusII中軟件的基本使用，包括一些內(nèi)部自帶工具軟件使用。還有仿真軟件ModelSim。Altera FPGA/CPLD 設(shè)計（高級篇）：講解一些高級應(yīng)用，涉及到FPGA開發(fā)，高級調(diào)試要用到的，比如時序約束，LogicLock等。Nios II軟件架構(gòu)解析：對Nios軟核的低層的東西，比如中斷、復(fù)位，HAL（硬件抽象層）、外設(shè)驅(qū)動進行橫向解析，對Nios II IDE中的使用設(shè)置，軟件開發(fā)技巧等進行縱向解析。FPGA應(yīng)用開發(fā)實戰(zhàn)技巧精粹：都是技巧，難得！NiosII嵌入式軟核SOPC設(shè)計原理及應(yīng)用：（就是全面）Nios II體系，Avalon總線，Nios II外設(shè)，SOPC硬件系統(tǒng)開發(fā)，軟件開發(fā)等進行講解。剛才開始接觸邏輯設(shè)計很多人會覺得很簡單：因為verilog的語法不多，半天就可以把書看完了。但是很快許多人就發(fā)現(xiàn)這個想法是錯誤的，他們經(jīng)常埋怨綜合器怎么和自己的想法差別這么大：它竟然連用for循環(huán)寫的一個計數(shù)器都不認識！相信上一段的經(jīng)歷大部分人都曾有，原因是做邏輯設(shè)計的思維和做軟件的很不相同，我們需要從電路的角度去考慮問題。在這個過程中首先要明白的是軟件設(shè)計和邏輯設(shè)計的不同，并理解什么是硬件意識。軟件代碼的執(zhí)行是一個順序的過程，編繹以后的機器碼放在存儲器里，等著CPU一條一條的取指并執(zhí)行；因此軟件設(shè)計中經(jīng)常會帶有順序處理的思維。而邏輯設(shè)計則不同，我們設(shè)計的是數(shù)字電路，它是由很多很多的與非門及D觸發(fā)器構(gòu)成的，上電之后所有與非門和D觸發(fā)器都同時工作，不會因為A觸發(fā)器的代碼描述在B觸發(fā)器之前A觸發(fā)器就是先工作，事實上，RTL級代碼的代碼先后順序在綜合成網(wǎng)表文件后這種順序就消失了，取代的是基本邏輯電路之間的互聯(lián)關(guān)系描述；因此邏輯設(shè)計需要的是一種并發(fā)的思維，我們也需要用并發(fā)的思維去考慮電路的設(shè)計。當(dāng)然，我們設(shè)計的電路功能一般都有先后順序的關(guān)系，如果這種順序不能通過代碼的先后順序來實現(xiàn)，那么要怎么完成這一功能呢？在邏輯設(shè)計中，我們所說的先后順序都是基于時間軸來實現(xiàn)：它的承載體就是時序邏輯，也就是那些觸發(fā)器。硬件意識的東西網(wǎng)上談?wù)摰囊呀?jīng)很多，這里就不再多說了。其次就是要熟悉基本電路的設(shè)計?；镜碾娐凡皇呛芏啵簿褪荄觸發(fā)器、計數(shù)器、移位寄存器、狀態(tài)機、多路選擇器、譯碼器等幾種，所有復(fù)雜的電路都可由這些基本的電路構(gòu)成。高手水平高的體現(xiàn)并不是他能寫出一些很奇特的電路，相反，水平高是體現(xiàn)在他們總能將復(fù)雜的電路用這些很樸素的基本電路去描述。甚至，你會發(fā)現(xiàn)他們的代碼基本上是由if.else、case這些語句構(gòu)成的，樸素的讓你覺得奇怪。我認為，初學(xué)者在入門的時候，對于基本電路的設(shè)計應(yīng)該固定化、標準化，每種電路該用什么樣的代碼描述，應(yīng)該要固定、統(tǒng)一，盡量少一些花哨的東西。說來這里我舉個例子。以前有幾個朋友因為仿真有問題請我?guī)兔φ覇栴}。他們的代碼寫的很亂，出現(xiàn)了很多種稀奇古怪的電路，一看頭都大了，只好建議他們按照標準的電路重新寫下代碼。結(jié)果過了半天，他們就和我說問題不見了。所以，高手們喜歡用簡單的代碼是有道理的，電路的標準化和規(guī)范化可以減少許多稀奇古怪的問題，問題少了他們也就能在別人加班的時候回家多睡回覺，呵呵?？傊唵蔚?、樸素的就是最好的。最后是代碼的規(guī)范化。代碼規(guī)范主要是代碼書寫、命名等規(guī)范。比如不能用TAB鍵空格、低電平有效信號命名時加_n(如rst_n等)、每行只能寫一行代碼等。這些東西網(wǎng)上也很多，這里只是強烈建議大家要嚴格遵守，像華為等公司如果代碼不規(guī)范的話肯定是要打回去重寫的。入門結(jié)合一兩個小項目把上面所說的事情都做好后，差不多就可以進入入門的階段了（要求稍微嚴格了一點點，呵呵）。入門階段要學(xué)的有：設(shè)計時序；理解約束的原理及如何加約束。先談?wù)勗O(shè)計時序。設(shè)計時序是進行邏輯設(shè)計的基本要求：時序是設(shè)計出來的，不是仿出來的，更不是湊出來的。很多人在做邏輯設(shè)計時喜歡一上來就狂寫代碼，寫到一半后發(fā)現(xiàn)信號間的時序出問題了，只好推倒重來；好不容易反復(fù)了幾次之后，通過仿真軟件看了下，差不多要對了，于是再湊一下時序，竟然對了！但這個做法除了設(shè)計周期長外，代碼的質(zhì)量也難以保證，往往存在很多冗余的邏輯，甚至有一些隱藏著較深的bug。為什么會出現(xiàn)上面的問題呢？因為我們設(shè)計的是數(shù)字邏輯，而信號之間的邏輯關(guān)系往往是比較復(fù)雜的，在內(nèi)部信號很多的情況下，僅憑拍下腦袋就寫代碼肯定是不能理清楚它們之前的復(fù)雜的關(guān)系，所以出錯在所難免。正確的做法是我們要先對整個設(shè)計有一些規(guī)劃-時時刻刻都要有設(shè)計時序的思想。設(shè)計時序最重要的是做好方案，這里說的方案絕不是只是擺幾個框圖在那里。我們在做設(shè)計的時候需要做總體設(shè)計方案、邏輯詳細設(shè)計方案。這兩種方案包括了很多東西，邏輯總體方案主要是一級模塊的劃分及接口時序的定義，而邏輯詳細方案就是代碼的文字及圖形描述！對于入門者來說，接觸的比較多的是邏輯詳細設(shè)計方案。在這一級別的方案中，我們是要求的是至少要做到模塊內(nèi)部所有關(guān)鍵信號的時序都要先設(shè)計好，這里講的設(shè)計時序主要就是畫波形圖，在一個操作周期內(nèi)每個信號在每一個時鐘周期該是什么樣子就畫成什么樣子。 附圖（時序圖）是我曾設(shè)計的一個模塊的主要信號時序：aes_cnt信號控制著w_fifo_rden、aes_ready等信號，是該模塊的關(guān)鍵信