數(shù)字基帶信號發(fā)生器的設(shè)計(jì).doc

數(shù)字基帶信號發(fā)生器的設(shè)計(jì)摘要：設(shè)計(jì)一個(gè)基于FPGA的數(shù)字基帶信號發(fā)生器，首先簡要介紹了單極性非歸零碼、雙極性非歸零碼、單極性歸零碼、雙極性歸零碼、差分碼、交替極性碼、分相碼、傳號反轉(zhuǎn)碼、三階高密度雙極性碼等基帶碼的基本特點(diǎn)，然后根據(jù)碼型轉(zhuǎn)換原理設(shè)計(jì)發(fā)生器模塊。由于EDA技術(shù)可以簡化電路，集成多塊芯片，減小電路體積，所以程序采用VHDL進(jìn)行描述，并用maxplusII軟件仿真實(shí)現(xiàn)所有功能，最后將功能集成到FPGA上，并設(shè)計(jì)電路、制作實(shí)物，產(chǎn)生的基帶碼穩(wěn)定、可靠，可滿足不同數(shù)字基帶系統(tǒng)傳輸需要。關(guān)鍵詞：數(shù)字基帶碼；EDA；VHDL；PCB；FPGADigital base-band signal generator designProfession:Electronics and information science and technologyAuthor:DengChuxian instructor:ZhanJieAbstract: FPGA-based design a letter-number generator with, first of all we briefly introduce unipolar NRZ code, bipolar NRZ, Unipolar zero yards code, bipolar zero yards code, differential code , alternating polarity code, phase code, code-reversal, and third-order high-density bipolar codes etc. Then we design generator module under the code-conversion design principles. As EDA technology can make circuit simple, integrate multiple chips, reduce the size of circuits, so we take advantage of VHDL to describe it and use maxplusII software to simulate .Finally we integrate all the fetures into the FPGA, and design circuit to generate stable and reliable base-band code to meet the different base-band digital transmission system needs.Key words: digital base-band code; EDA; VHDL; PCB; FPGA目 錄摘要.I Abstract.I1 數(shù)字基帶信號.31.1 數(shù)字基帶信號的碼型設(shè)計(jì)原則.31.2 非歸零碼(NRZ碼).31.2.1 單極性.31.2.2 雙極性.31.3歸零碼(RZ碼).3 1.3.1 單極性.41.3.2 雙極性.41.4 差分碼.41.5 交替極性碼(AMI碼).51.6 分相碼(曼徹斯特碼).51.7 傳號反轉(zhuǎn)碼(CMI碼).51.8 三階高密度雙極性碼(HDB3碼).62 EDA概述.62.1 硬件描述語言.7 2.1.1 Verilog-HDL.7 2.1.2 VHDL.72.2 可編程邏輯器件.82.3 EDA軟件.83 軟件與硬件的設(shè)計(jì).93.1 VHDL程序設(shè)計(jì).93.2 模擬電路的設(shè)計(jì).143.2.1 電源的設(shè)計(jì).14 3.2.2 時(shí)鐘信號的產(chǎn)生.15 3.2.3 CC4052雙4選1模擬開關(guān).153.3 PCB制作.174 總結(jié).18參考文獻(xiàn).19致謝.191 數(shù)字基帶信號數(shù)字基帶信號是數(shù)字信息的一種表現(xiàn)形式，被用于數(shù)字基帶傳輸系統(tǒng)?？梢杂貌煌妷夯螂娏鞯拇a來表示基帶碼。不同形式的基帶碼具有不同的頻譜結(jié)構(gòu)，合理地設(shè)計(jì)基帶碼是基帶傳輸首先要考慮的問題1。1.1 數(shù)字基帶信號的碼型設(shè)計(jì)原則2（1）對于傳輸頻率很低的信道來說，線路傳輸碼型的頻譜中應(yīng)不含直流分量。（2）可以從基帶信號中提取位定時(shí)信號。在基帶傳輸系統(tǒng)中，需要從基帶信號上提取位定時(shí)信息，這就要求編碼功率譜中具有位定時(shí)線譜。（3）要求基帶編碼具有內(nèi)在檢錯(cuò)能力。（4）碼型變換過程應(yīng)具有透明性，即與信源的統(tǒng)計(jì)特性無關(guān)。（5）盡量減少基帶信號頻譜中的高頻分量。這樣可以節(jié)省傳輸頻帶，提高信道的頻譜利用率，還可以減少串?dāng)_。1.2 非歸零碼(NRZ碼) 13非歸零碼分為兩種，即單極性和雙極性。1.2.1單極性：這種傳輸碼的零電平與正電平(或負(fù)電平)分別對應(yīng)于二進(jìn)制代碼中的“0”碼與“1”碼。他的特點(diǎn)是：脈沖極性單一，有直流分量;脈沖波的占空比為100%，即一個(gè)脈沖持續(xù)的時(shí)間等于一個(gè)碼元的寬度，在整個(gè)碼元期間電平保持不變。該碼經(jīng)常在近距離傳輸時(shí)被采用。圖1-1 單極性非歸零碼1.2.2 雙極性：這種傳輸碼的正、負(fù)電平分別對應(yīng)于二進(jìn)制代碼中的“1”碼與“0”碼。從信號的一般統(tǒng)計(jì)規(guī)律看，由于“1”碼與“0”碼出現(xiàn)的概率相等，所以這種傳輸碼的平均電平為零，即無直流分量。這樣在接收端恢復(fù)信號時(shí)，其判決電平可取為0V，因而可消除因信道對直流電平的衰減而帶來判決電平變化的影響。這種傳輸碼還有抗干擾能力強(qiáng)的特點(diǎn)。該碼常在CCITT的V系列接口標(biāo)準(zhǔn)或RS232C接口標(biāo)準(zhǔn)中使用。圖1-2 雙極性非歸零碼1.3 歸零碼(RZ碼) 13歸零碼也分為兩種，即單極性和雙極性。1.3.1 單極性：與單極性非歸零碼不同，發(fā)送“1”時(shí)在整個(gè)碼元期間高電平只持續(xù)一段時(shí)間，在碼元的其余時(shí)間內(nèi)則返回到零電平，即此方式中，在傳送“1”碼時(shí)發(fā)送一個(gè)寬度小于碼元持續(xù)時(shí)間的歸零脈沖；傳送“0”碼時(shí)不發(fā)送脈沖。其特征是所用脈沖寬度比碼元寬度窄。主要優(yōu)點(diǎn)是可以直接提取同步信號。單極性歸零碼脈沖間隔明顯，有利于減小碼元間的波形干擾和提取同步時(shí)鐘信息，但由于脈寬窄，碼元能量小，匹配接收時(shí)的輸出信噪比要比NRZ碼低。圖1-3 單極性歸零碼1.3.2 雙極性：這種傳輸碼與單極性歸零碼相似，都是脈沖的持續(xù)時(shí)間小于碼元寬度，并且都是在碼元時(shí)間內(nèi)回到零值。與單極性歸零碼不同的是，“1”碼與“0”碼分別是用正、負(fù)兩種電平來表示。由于相鄰脈沖之間必有零電平區(qū)域存在，因此，在接收端根據(jù)接收波形歸于零電平便知道1b的信息已接收完畢，以便準(zhǔn)備下一比特信息的接收。正負(fù)脈沖的前沿起了啟動(dòng)信號的作用，后沿起了終止信號的作用，有利于接收端提取定時(shí)信號。因此可以保持正確的比特同步，即收發(fā)之間無需特別定時(shí)，且各符號獨(dú)立地構(gòu)成起止方式。此方式也叫做自同步方式。圖1-4 雙極性歸零碼1.4 差分碼4差分碼利用前后碼元電平的相對極性變化來傳送信息，又稱為相對碼。這種傳輸碼不是用脈沖本身的電平高低來表示二進(jìn)制代碼的“1”碼與“0”碼，而是用脈沖波的電平變化來表示碼元的取值，即當(dāng)碼元的取值為“1”時(shí)，脈沖波的電平變化一次；而當(dāng)碼元的取值為“0”時(shí)，脈沖波的電平不變。這種方式的特點(diǎn)是，即使接收端收到的碼元極性與發(fā)送端的完全相反，也能正確進(jìn)行判決。采用這種波形傳送二進(jìn)制代碼時(shí)，可以消除設(shè)備初態(tài)的影響，尤其對于調(diào)相系統(tǒng)來說，可以有效地消除解調(diào)時(shí)相位模糊的問題。圖1-5 差分碼1.5 交替極性碼(AMI碼) 4AMI碼名稱較多，如雙極方式碼、平衡對稱碼、傳號交替反轉(zhuǎn)碼等。他是CCITT建議作為基帶傳輸系統(tǒng)中的傳輸碼型之一。編碼規(guī)則是，二進(jìn)制代碼中的“1”碼由正、負(fù)極性交替的脈沖表示，其脈寬等于碼元周期的一半；二進(jìn)制代碼中的“0”碼由零電平表示。此方式是單極性方式的變形，即把單極性方式中的“0”碼與零電平對應(yīng)，而“1”碼發(fā)送極性交替的正、負(fù)電平。這種碼型實(shí)際上把二進(jìn)制脈沖序列變成為三電平的符號序列(故叫偽三元信號)，其優(yōu)點(diǎn)如下：在“1”、“0”碼不等概條件下也無直流成分，且零頻附近低頻分量小，因此對具有變壓器或其他交流耦合的傳輸信道來說，不易受到隔直特性的影響；若接收端收到的碼元極性與發(fā)送端完全相反也能正確判決；只要進(jìn)行全波整流就可以變?yōu)閱螛O性碼，如果交替極性碼是歸零的，變?yōu)閱螛O性歸零碼后就可以提取同步信號。由于這些優(yōu)點(diǎn)，因此他是最常用的碼型之一。但當(dāng)傳輸信息中存在長連“0”碼的情況時(shí)，這種傳輸碼將會(huì)由于長時(shí)間不出現(xiàn)電平跳變，從而給接收端在提取定時(shí)信號時(shí)帶來困難。AMI碼在連“0”碼過多時(shí)提取定時(shí)信號有困難。這是因?yàn)樵谶B“0”碼時(shí)AMI輸出均為零電平，連“0”碼這段時(shí)間內(nèi)無法提取同步信號，而前面非連“0”碼時(shí)提取的位同步信號又不能保持足夠的時(shí)間。這是這種傳輸碼的不足之處。圖1-6 交替極性碼1.6 分相碼(曼徹斯特碼) 5這種碼型的特點(diǎn)是每個(gè)碼元用兩個(gè)連續(xù)極性相反的脈沖表示。如“1”碼用正、負(fù)脈沖表示，“0”碼用負(fù)、正脈沖表示。這種碼型不論信號的統(tǒng)計(jì)關(guān)系如何，均完全消除了直流分量，且有較尖銳的頻譜特性。同時(shí)這種碼在連“1”和連“0”的情況下都能顯示碼元間隔，這有利于接收端提取碼同步信號。該碼在本地局域網(wǎng)中常被使用。圖1-7 分相碼1.7 傳號反轉(zhuǎn)碼(CMI碼) 46傳號反轉(zhuǎn)碼(CMI碼)是由CCITT建議、適合于光信道傳輸?shù)拇a型之一。他的基本設(shè)想是將原來二進(jìn)制代碼序列中的一位碼變?yōu)閮晌淮a，以增加信號的富裕度。CMI碼是一種二元碼。其具體的編碼規(guī)則是：二進(jìn)制代碼中的“1”碼交替地用“11”和“00”表示；“0”碼則固定地用“01”表示。CMI碼的特點(diǎn)是電平隨二進(jìn)制數(shù)碼依次跳變，因而便于恢復(fù)定時(shí)信號，尤其當(dāng)用負(fù)跳變直接提取定時(shí)信號時(shí)，不會(huì)產(chǎn)生相位不確定問題，具有檢測錯(cuò)誤的能力。因?yàn)樵谶@種傳輸碼中，只有“00”、“11”、“01”這3種碼組，而沒有“10”這一碼組。因此，接收端可根據(jù)這一特性對接收碼進(jìn)行檢錯(cuò)。該碼已被CCITT推薦為PCM(脈沖編碼調(diào)制)4次群的接口碼型。在光纜傳輸系統(tǒng)中有時(shí)也用做線路傳輸碼型。圖1-8 傳號反轉(zhuǎn)碼1.8 三階高密度雙極性碼(HDB3碼) 6可以說是為解決AMI碼在連“0”過多時(shí)，提取同步信號有困難而改進(jìn)的碼型。基本特點(diǎn)和AMI碼相同，不同的在于如果出現(xiàn)4個(gè)連“0”，則用取代節(jié)“000V”或“B00V”代替，其中B是符合交替規(guī)律的傳號，V是不符合交替規(guī)律的傳號（破壞節(jié)）。若兩個(gè)相鄰的V碼中間有奇數(shù)個(gè)“1”碼時(shí)則用“000V”代替4個(gè)連“0”碼，有偶數(shù)個(gè)“1”碼時(shí)則用“B00V”代替4個(gè)連“0”碼，而且“V”碼的符號與前面第一個(gè)非“0”碼的符號相同，“1”碼及“B”碼的符號與前面第一個(gè)非“0”碼的符號相反。也可以說“V”碼之間是符號交替的，“1”碼和“B”碼是符號交替的?！癡”碼和“B”碼對應(yīng)于脈沖，和“1”碼一樣，脈沖占空比為0.5。圖1-9 三階高密度雙極性碼2 EDA概述20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可靠性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度7。2.1 硬件描述語言8硬件描述語言(HDL)是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。所謂硬件描述語言，實(shí)際就是一個(gè)描述工具，其描述的對象就是待設(shè)計(jì)電路系統(tǒng)的邏輯功能，實(shí)現(xiàn)該功能的算法，選用的電路結(jié)構(gòu)以及其他各種約束條件等。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。HDL的使用與普通的高級語言相似，編制的HDL程序也需要首先經(jīng)過編譯器進(jìn)行語法，語義的檢查，并轉(zhuǎn)換為某種中間數(shù)據(jù)格式。但與其他高級語言相區(qū)別的是，用硬件描述語言編制程序的最終目的是要生成實(shí)際的硬件，因此HDL中有與硬件實(shí)際情況相對應(yīng)的并行處理語句。此外，用HDL制程序時(shí)，還需注意硬件資源的消耗問題(如門，觸發(fā)器，連線等的數(shù)目)，有的HDL程序雖然語法，語義上完全正確，但并不能生成與之相對應(yīng)的實(shí)際硬件，其原因就是要實(shí)現(xiàn)這些程序所描述的邏輯功能，消耗的硬件資源將十分巨大。目前主要有以下兩種HDL語言910:2.1.1 Verilog-HDL：Verilog-HDL語言是在1983年由GDA(Gateway Design Automation)公司的首創(chuàng)的。主要用于數(shù)字系統(tǒng)的設(shè)計(jì)。設(shè)計(jì)者可以用它來進(jìn)行各種級別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證，時(shí)序分析，邏輯綜合等。它是目前應(yīng)用最廣泛的硬件描述語言之一。其最大優(yōu)點(diǎn)是與工藝無關(guān)性，這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級電路及其工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。實(shí)際上，這是利用EDA工具，把邏輯驗(yàn)證與具體工具庫匹配，把布線及延時(shí)計(jì)算由計(jì)算機(jī)自動(dòng)完成，從而減輕了設(shè)計(jì)者的勞動(dòng)。Verilog-HDL把數(shù)字系統(tǒng)當(dāng)作一組模塊來描述，每一個(gè)模塊具有模塊接口以及關(guān)于模塊內(nèi)容的描述，一個(gè)模塊代表一個(gè)邏輯單元，這些模塊用網(wǎng)絡(luò)相互連接，相互通信。由于Verilog-HDL是標(biāo)準(zhǔn)化的，所以能把完成的設(shè)計(jì)移植到不同廠家的不同芯片中去。又由于Verilog-HDL設(shè)計(jì)的信號位數(shù)很容易改變，所以可以通過對信號位數(shù)的修改，來適應(yīng)不同的硬件規(guī)模，而且在仿真驗(yàn)證時(shí)，仿真測試用例可以用同一種描述語言來完成。2.1.2 VHDL：VHDL語言是美國國防部于20世紀(jì)80年代后期，出于軍事工業(yè)的需要開發(fā)的。1984年VHDL被IEEE確定為標(biāo)準(zhǔn)化的硬件描述語言。1993年IEEE對VHDL進(jìn)行了修訂，增加了部分新的VHDL命令與屬性，增強(qiáng)了對系統(tǒng)的描述能力，并公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本。現(xiàn)在，VHDL已經(jīng)成為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA公司的支持，越來越多的硬件設(shè)計(jì)者使用VHDL描述數(shù)字系統(tǒng)。VHDL涵蓋面廣，抽象描述能力強(qiáng)，支持硬件的設(shè)計(jì)，驗(yàn)證，綜合與測試。VHDL能在多個(gè)級別上對同一邏輯功能進(jìn)行描述，如可以在寄存器級別上對電路的組成結(jié)構(gòu)進(jìn)行描述，也可以在行為描述級別上對電路的功能與性能進(jìn)行描述。無論哪種級別的描述，都可以利用綜合工具將描述轉(zhuǎn)化為具體的硬件結(jié)構(gòu)。VHDL的基本結(jié)構(gòu)包含有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體，而完整的VHDL結(jié)構(gòu)還包括配置，程序包與庫。各種硬件描述語言中，VHDL的抽象描述能力最強(qiáng)，因此運(yùn)用VHDL進(jìn)行復(fù)雜電路設(shè)計(jì)時(shí)，往往采用自頂向下結(jié)構(gòu)化的設(shè)計(jì)方法。比較而言，VHDL語言是一種高級描述語言，適用于電路高級建模，綜合的效率和效果較好。Verilog-HDL語言是一種低級的描述語言，適用于描述門級電路，容易控制電路資源，但其對系統(tǒng)的描述能力不如VHDL語言。2.2 可編程邏輯器件11可編程邏輯器件(簡稱PLD)是一種由用戶編程來實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。它不僅速度快，集成度高，能夠完成用戶定義的邏輯功能外，還可以加密和重新定義編程，其允許編程次數(shù)可多達(dá)上萬次。使用可編程邏輯器件可大大簡化硬件系統(tǒng)，降低成本，提高系統(tǒng)的可靠性，靈活性。因此，自20 世紀(jì)70年代問世以后，就受到廣大工程人員的青睞，被廣泛應(yīng)用于工業(yè)控制，通信設(shè)備，智能儀表，計(jì)算機(jī)硬件和醫(yī)療電子儀器等多個(gè)領(lǐng)域。目前，PLD主要分為FPGA(現(xiàn)場可編程門陣列)和 CPLD(復(fù)雜可編程邏輯器件)兩大類。FPGA和CPLD最明顯的特點(diǎn)是高集成度，高速度和高可靠性。高速度表現(xiàn)在其時(shí)鐘延時(shí)可小至納秒級，結(jié)合并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有著非常廣闊的應(yīng)用前景;其高可靠性和高集成度表現(xiàn)在幾乎可將整個(gè)系統(tǒng)集成于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了系統(tǒng)體積，也易于管理和屏蔽。Altera公司是世界上最大的可編程邏輯器件供應(yīng)商之一。其主要產(chǎn)品有MAX7000/9000，F(xiàn)LEX10K，APEX20K，ACEX1K，Stratix，Cyclone等系列。Altera公司在20世紀(jì)90年代以后發(fā)展很快，業(yè)界普遍認(rèn)為其開發(fā)工具M(jìn)AX+plus是最成功的EDA開發(fā)平臺(tái)之一，Quartus是MAX+plus的升級版本。Xilinx公司是FPGA的發(fā)明者，其產(chǎn)品種類較全，主要有XC9500/4000，Spartan，Virtex，Coolrunner(XPLA3)等。Xilinx公司是與Altera公司齊名的可編程邏輯器件供應(yīng)商，在歐洲用Xilinx器件的人多，在日本和亞太地區(qū)用Altera器件的人多，在美國則是平分秋色。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的?？梢灾v，Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。Lattice公司是ISP(在系統(tǒng)可編程)技術(shù)的發(fā)明者，其主要產(chǎn)品有ispL2000/5000/8000，MACH4/5，ispMACH4000等。與Altera公司和Xilinx公司相比，Lattice的開發(fā)工具略遜一籌，大規(guī)模PLD，F(xiàn)PGA的競爭力也不夠強(qiáng)，但其中小規(guī)模PLD比較有特色。Lattice于1999年推出可編程模擬器件，現(xiàn)已成為全球第三大可編程邏輯器件供應(yīng)商。Actel公司是反熔絲(一次性編程)PLD的領(lǐng)導(dǎo)者。由于其PLD具有抗輻射，耐高低溫，功耗低和速度快等優(yōu)良品質(zhì)，在軍工產(chǎn)品和宇航產(chǎn)品上有較大優(yōu)勢，而Altera和Xilinx公司則一般不涉足軍品和宇航市場。2.3 EDA軟件12目前在國內(nèi)比較流行的EDA 軟件工具主要有Altera公司的MAX+plus和Quartus，Lattice公司的Expert LEVER和Synario，Xilinx公司的Foundation和Alliance，Actel公司的Actel Designer等，這四家公司的EDA開發(fā)軟件特性如表2-1所示。表2-1 EDA開發(fā)軟件特性廠商EDA軟件名稱軟件適用器件系列軟件支持的描述方式AlteraMAX+plusMAX，F(xiàn)LEX等邏輯圖，波形圖，AHDL文本，Verilog-HDL文本，VHDL文本等QuartusMAX，F(xiàn)LEX，APEX等XilinxFoundationXC系列邏輯圖，VHDL文本等AllianceXilinx各種系列LatticeExpert LEVERIspLSI，pLSI， MACH等邏輯圖，VHDL文本等SynarioMACH GAL，ispLSI，pLSI等邏輯圖，ABEL文本，VHDL文本等ActelActel DesignerSX系列，MX系列邏輯圖，VHDL文本等3 軟件與硬件的設(shè)計(jì)首先由碼型的編碼原則實(shí)現(xiàn)VHDL的編程，使用maxplusII進(jìn)行模擬仿真，然后設(shè)計(jì)模擬電路，實(shí)現(xiàn)編碼波形，再通過PCB制板，制作實(shí)物。3.1 VHDL程序設(shè)計(jì)1314程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity szjd isPort (clk : in std_logic; -系統(tǒng)時(shí)鐘 Start : in std_logic; -始能信號dat : in std_logic_vector(15 downto 0); -二進(jìn)制數(shù)據(jù)輸入端FS : out std_logic;-幀同步信號輸出端NRZ : out std_logic; -非歸零信號輸出端DRZ : out std_logic; -單極性歸零信號輸出端SRZ : out std_logic_vector(1 downto 0); -雙極性歸零信號輸出端AMI : out std_logic_vector(1 downto 0); -交替極性信號輸出端HDB3 : out std_logic_vector(1 downto 0); -三階高密度雙極性碼信號輸出端CFM : out std_logic; -差分信號輸出端CMI : out std_logic; -編碼信號反轉(zhuǎn)碼信號輸出端FXM : out std_logic); -分相碼（曼徹斯特碼）信號輸出端end szjd;architecture Behavioral of szjd isbeginprocess(clk，start)variable latch_dat : std_logic_vector(23 downto 0); -01110010和十六位二進(jìn)制信號鎖存器variable v : std_logic_vector(1 downto 0);-V信號的確定位和符號位variable latch_sig : std_logic; -高位信號鎖存器variable latch_cfm : std_logic; -差分碼信號寄存器variable latch_cnt，C，B，fss : std_logic; -基帶碼同步信號，C HDB3符號位，B 確定電位Bvariable count_fri : integer range 0 to 8; -分頻計(jì)數(shù)器（碼寬定義）variable count_mov : integer range 0 to 24; -移位計(jì)數(shù)器variable cz : integer range 0 to 4; -零記數(shù)beginif start=0 then latch_cnt:=0; -異步復(fù)位latch_cfm:=0; latch_sig:=0;C:=1;cz:=0;fss:=0; count_fri:=7;count_mov:=24; -異步置位latch_dat:=000000000000000000000000;elsif rising_edge(clk) then count_fri:=count_fri+1; -分頻計(jì)數(shù)器+1if count_fri=8 then count_fri:=0; -計(jì)數(shù)到8if count_mov=24 then latch_dat:=01110010&dat;count_mov:=0;C:=1;cz:=0;fss:=1; -載入下一輪將發(fā)送的數(shù)據(jù) latch_cfm:=0;latch_sig:=0;latch_cnt:=0;v(1):=0; -寄存器復(fù)位end if;if count_mov24 then count_mov:=count_mov+1; -移位計(jì)數(shù)器+1 latch_sig:=latch_dat(23); -二進(jìn)制碼高位移入latch_sig中if cz=4 then cz:=cz-4;end if;B:=0;if latch_dat(23 downto 20)=0000 and count_mov21 and cz=0 thenif v(1)=0 then v(0):=not(latch_cfm);C:=not(latch_cfm);v(1):=1;else v(0):=not(v(0);end if;if v(0)/=C then B:=1;C:=not(C);end if;end if;latch_dat:=latch_dat(22 downto 0)&0; -二進(jìn)制數(shù)據(jù)向高位移動(dòng)一位，低位補(bǔ)零 if latch_sig=0 then cz:=cz+1;end if; end if; if latch_sig=1 then latch_cfm:=not(latch_cfm);C:=not(C);cz:=0; -差分碼信號寄存器中信號取反 end if;end if;if count_fri4 then latch_cnt:=1; -基帶碼同步信號的占空比調(diào)節(jié)else latch_cnt:=0;end if;if count_mov=9 then fss:=0;end if; end if; -碼形轉(zhuǎn)換部分NRZ=latch_sig; -非歸零碼信號DRZ=latch_sig and latch_cnt; -單極性歸零碼信號SRZ(0)=latch_cnt; -雙極性歸零碼信號SRZ(1)=not(latch_sig); -SRZ（1）=1表示負(fù)極性AMI(0)=latch_sig and latch_cnt; -極性交替碼信號AMI(1)=not(latch_cfm); -AMI（1）=1表示負(fù)極性CFM=latch_cfm; -差分碼信號FXM=latch_cnt xnor latch_sig; -分相碼信號FS=fss; -幀同步信號if latch_sig=1 then CMI=latch_cfm; -編碼信號反轉(zhuǎn)碼else CMI=not(latch_cnt);end if;if B=1or cz=4 then HDB3(0)=latch_cnt; -三階高密度雙極性碼信號else HDB3(0)=latch_sig and latch_cnt;end if;HDB3(1)=C;end process;end Behavioral;設(shè)計(jì)的器件形狀如圖3-1，有3輸入，9輸出。CLK是時(shí)鐘信號輸入，START是始能輸入，高電平有效，DAT是16位2進(jìn)制數(shù)據(jù)輸入，F(xiàn)S是幀同步信號輸出，NRZ是非歸零碼輸出，DRZ是單極性歸零碼輸出，SRZ是雙極性歸零碼輸出，高位作為符號位，0為正，1為負(fù)，AMI是極性交替碼輸出，高位作為符號位，0為正，1為負(fù)，HDB3是三階高密度雙極性碼輸出，高位作為符號位，0為正，1為負(fù)，CFM是差分碼輸出，CMI是編碼信號反轉(zhuǎn)碼輸出，F(xiàn)XM是分相碼（曼徹斯特碼）輸出。圖3-1 器件模型然后通過模擬仿真，得到各種數(shù)字基帶信號的波形如下：圖3-2 NRZ的仿真波形從圖3-2可以看出，START為高電平時(shí)，開始編碼，每8個(gè)時(shí)鐘信號作為一個(gè)碼元，上升沿觸發(fā)，輸入數(shù)據(jù)為0001000000001000，F(xiàn)S作為幀同步信號，每次跳變?yōu)楦唠娖綍r(shí)表示幀的開始，且高電平期間輸出的是0和7位巴克碼1110010，SRZ0作為位同步信號，跳變一次為一個(gè)碼元，可以看出NRZ輸出符合單極性非歸零碼的編碼規(guī)則，其輸出數(shù)據(jù)為011100100001000000001000。圖3-3 DRZ的仿真波形從圖3-3可以看出，與前面相同，DRZ輸出符合單極性歸零碼的編碼規(guī)則。圖3-4 CFM的仿真波形從圖3-4可以看出，與前面相同，CFM輸出符合差分碼的編碼規(guī)則。圖3-5 CMI的仿真波形從圖3-5可以看出，與前面相同，CMI輸出符合傳號反轉(zhuǎn)碼的編碼規(guī)則。圖3-6 FXM的仿真波形從圖3-6可以看出，與前面相同，F(xiàn)XM輸出符合分相碼的編碼規(guī)則。圖3-7 SRZ的仿真波形從圖3-7可以看出，與前面相同，SRZ1作為SRZ的符號位，高電平表示負(fù)極性，再通過外部電路，即可實(shí)現(xiàn)雙極性歸零碼的波形輸出。圖3-8 AMI的仿真波形從圖3-8可以看出，與前面相同，AMI1作為AMI的符號位，高電平表示負(fù)極性，再通過外部電路，即可實(shí)現(xiàn)交替極性碼的波形輸出。圖3-9 HDB3的仿真波形從圖3-9可以看出，與前面相同，HDB31作為HDB3的符號位，高電平表示負(fù)極性，再通過外部電路，即可實(shí)現(xiàn)三階高密度雙極性碼的波形輸出。3.2 模擬電路的設(shè)計(jì)15為了能實(shí)現(xiàn)相應(yīng)碼型的波形輸出，設(shè)計(jì)的電路需要用+5V和-5V的電源，還需要能產(chǎn)生時(shí)鐘信號，雙極性歸零碼、極性交替碼和三階高密度雙極性碼這三種碼型可以通過使用4選1芯片來實(shí)現(xiàn)，可以使用CC4052雙4選1模擬開關(guān)。3.2.1 電源的設(shè)計(jì)：為實(shí)現(xiàn)+5V和-5V，可以采用變壓，整流電路，然后使用L7805和L7905即可輸出+5V和-5V。原理如圖3-10。圖3-10 直流電源電路前面使用變壓器從1和4端輸出最大值約12V的電壓，通過整流濾波穩(wěn)壓，即可輸出直流電壓。3.2.2 時(shí)鐘信號的產(chǎn)生：產(chǎn)生方式如圖3-11。電路通過74LS04的三組反向器，以及晶振和電容所構(gòu)成的振蕩來產(chǎn)生方波信號。圖3-11 時(shí)鐘信號輸出電路74LS04是擁有6組反向器的芯片，引腳功能如圖3-12。圖3-12 74LS04引腳圖從中任選3組連接電路。3.2.3 CC4052雙4選1模擬開關(guān)：CC4052 是一個(gè)差分4通道數(shù)字控制模擬開關(guān)，有A0、A1兩個(gè)二進(jìn)制控制輸入端和INH輸入，具有低導(dǎo)通阻抗和很低的截止漏電流。幅值為4.520V的數(shù)字信號可控制峰峰值至20V的模擬信號。例如，若VDD5V，VSS0，VEE13.5V，則05V的數(shù)字信號可控制13.54.5V的模擬信號。這些開關(guān)電路在整個(gè)VDDVSS和VDDVEE電源范圍內(nèi)具有極低的靜態(tài)功耗，與控制信號的邏輯狀態(tài)無關(guān)。當(dāng)INH輸入端“1”時(shí)，所有的通道截止。二位二進(jìn)制信號選通4通道中的一通道，可連接該輸入端至輸出。圖3-13 CC4052引腳圖（左）和功能圖（右）A0A1 地址端 1I0/O01I3/O3 輸入輸出端 2I0/O02I3/O3 輸入輸出端 INH 禁止端 1O/I 公共輸出/輸入端 2O/I 公共輸出/輸入端 VDD 正電源 VEE 模擬信號地 Vss 數(shù)字信號地將那三種信號的兩位輸出接入CC4052的A0和A1，信號位接A0，符號位接A1，當(dāng)A0為低電平時(shí)，輸出0V電壓，所以I0/O0和I2/O2接地，而A1為高電平時(shí)，輸出-5V電壓，所以I3/O3接-5V電壓，最后I1/O1接+5V電壓，INH接地，I/O即波形輸出，VDD接+5V，VEE接-5V，VSS接地。如圖3-14所示。圖3-14 CC4052引腳連接示意圖3.3 PCB制作將各個(gè)部分連接起來，構(gòu)成整個(gè)系統(tǒng)，即可完成數(shù)字基帶信號的產(chǎn)生功能，通過DXP軟件，畫出原理圖，并制作PCB圖。圖3-15 數(shù)字基帶信號發(fā)生器原理圖圖3-15是其原理圖，芯片選用MAX7000S系列的EPM7128ELC84-7，引腳分配為start為54腳，clk為83腳，16位數(shù)據(jù)輸入從高到低為81、80、79、77、76、75、74、73、70、69、68、67、65、64、63、61腳，fs為17腳，drz為16腳，nrz為18腳，cfm為20腳，cmi為21腳，fxm為22腳，srz0也是bs為34腳，srz1為35腳，ami0為36腳，ami1為37腳，hdb30為41腳，hdb31為40腳，4選1芯片為CD4052BCN。然后通過手動(dòng)布局布線，如圖3-16。圖3-16 PCB版圖由于是背面電路，所以芯片是貼在背面的方式。通