數據采集系統(tǒng)實驗報告AD模塊的設計.doc

JIANGSU TEACHERSUNIVERSITY OF TECHNOLOGY數據采集系統(tǒng)實驗報告A/D采集模塊設計學院名稱： 電氣信息工程學院 專 業(yè)： 測控技術與儀器 班 級： 07測控 姓 名： 學 號： 指導教師： 2010年12月20日目錄一、實驗目的二、實驗原理1.ADC0809的原理及原理圖2.AD574A的原理及原理圖三、實驗過程四、實驗結果五、結束語六、參考文獻一、 實驗目的：學習用狀態(tài)機實現對ADC0809,AD574A等A/D轉換器的采樣控制。二、 實驗原理：1.ADC0809的原理及原理圖圖2.1和圖2.2分別是ADC0809的工作時序圖以及采樣狀態(tài)圖。時序圖中，START為轉換啟動控制信號，高電平有效，ALE為模擬信號輸入宣統(tǒng)端口地址所存信號，上升沿有效；一旦START有效后，狀態(tài)信號EOC變?yōu)榈碗娖?，表示進入轉換狀態(tài)，轉換時間約為100us。轉換結束后，EOC將變?yōu)楦唠娖?。此后外部控制可使OE由低電平變?yōu)楦唠娖剑ㄝ敵鲇行В?，此時，ADC0809的輸出數據總線D70從原來的高阻態(tài)變?yōu)檩敵鰯祿行?。由狀態(tài)圖也可看到，狀態(tài)st2中需要對ADC0809工作狀態(tài)信號EOC進行測試，如果為低電平，表示轉換沒有結束，仍需要停留在st2狀態(tài)中等待，直到變成高電平后才說明轉換結束，在下一個時鐘脈沖到來時轉向狀態(tài)st3。在狀態(tài)st3，由狀態(tài)機向ADC0809發(fā)出轉換好的8位數據輸出允許命令，這一狀態(tài)周期同時可作為數據輸出穩(wěn)定周期，以便能在下一狀態(tài)中向鎖存器中鎖入可靠的數據。在狀態(tài)st4，由狀態(tài)機向FPGA中的鎖存器發(fā)出鎖存信號（LOCK的上升沿），將ADC0809的輸出數據進行鎖存。圖2.1 ADC0809工作時序圖2.2控制ADC0809采樣狀態(tài)圖2.AD574A的原理及原理圖(1)12位AD轉換器芯片AD574A特點：芯片內部包含微機接口邏輯和三態(tài)輸出緩沖器，可以直接與8 位、12 位或16 位；輸出可以是12位一次讀出或分兩次讀出，先讀高8位，再讀低4位；輸入電壓可有單極性和雙極性兩種；對外可提供一個+10V基準電壓，最大輸出電流1.5mA；有較寬的溫度使用范圍。 (2) 芯片引腳功能如圖2.4所示：圖2.4 AD574A引腳功能(3)啟動轉換的時序：在啟動轉換后，各控制信號不起作用，只有STS信號標志工作狀態(tài)。讀出數據也同樣由CE來啟動，讀時序如下圖2.5所示：在CE上升沿之前，先有圖2.5 AD574A讀時序圖三、 實驗過程本次實驗是采用Quartus軟件進行編譯與仿真。步驟如下：1. 打開Quartus6.0軟件，進入Quartus歡迎界面。2. 鼠標單擊File-new，出現如下窗口，選擇“VHDL FILE”，在彈出的窗口中輸入VHDL程序文件。3. 輸入完畢后，點擊保存，由于接下來步驟繁瑣，我就把它簡述為保存并新建工程。4. 接下來就進行編譯，選擇下圖processing菜單中的start complilation命令。若有VHDL程序有錯誤，則編譯不會完成并彈出對話框提示如下圖所示，單擊確定后，手動排除錯誤。方法是在紅色的錯誤提示上雙擊鼠標左鍵，軟件會自動找到可能是錯誤的地方或者軟件認為不符合規(guī)范的地方，排除錯誤后，再重新執(zhí)行編譯過程。5. 完成編譯后方可進行時序波形的仿真，也稱為軟件仿真，仿真的前提條件是要有波形文件。仿真的過程可以分為新建波形文件，添加節(jié)點，設置仿真時間長度，繪制波形，存儲文件，啟動仿真等步驟。6. 附上程序清單：（1）ADC0809程序清單LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY vhdl1 ISPORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -來自0809轉換好的8位數據CLK : IN STD_LOGIC; -狀態(tài)機工作時鐘EOC : IN STD_LOGIC; -轉換狀態(tài)指示，低電平表示正在轉換ALE : OUT STD_LOGIC; -8個模擬信號通道地址鎖存信號START : OUT STD_LOGIC; -轉換開始信號OE : OUT STD_LOGIC; -數據輸出3態(tài)控制信號ADDA : OUT STD_LOGIC; -信號通道最低位控制信號LOCK0 : OUT STD_LOGIC; -觀察數據鎖存時鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數據輸出END vhdl1;ARCHITECTURE behav OF vhdl1 ISTYPE states IS (st0, st1, st2, st3,st4) ; -定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; - 轉換后數據輸出鎖存時鐘信號 BEGINADDA = 1;-當ADDA=0，模擬信號進入通道IN0；當ADDA=1，則進入通道IN1Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0;next_stateALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) THEN next_state= st3; -EOC=1表明轉換結束ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1; next_statenext_state= st0; END CASE ;END IF; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG ; - 由信號current_state將當前狀態(tài)值帶出此進程:REG LATCH1: PROCESS (LOCK) - 此進程中，在LOCK的上升沿，將轉換好的數據鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS LATCH1 ;END behav; （2）AD574A程序清單：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT1 ISPORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK:IN STD_LOGIC; STS:IN STD_LOGIC; CE:OUT STD_LOGIC; CS:OUT STD_LOGIC; RCN:OUT STD_LOGIC; A0:OUT STD_LOGIC; SL: OUT STD_LOGIC; LOCK0:OUT STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END ENTITY ADCINT1;ARCHITECTURE behav OF ADCINT1 ISTYPE states IS(st0,st1,st2,st3,st4,ST5);SIGNAL current_state,next_state:states:=st0;SIGNAL REGL :STD_LOGIC_VECTOR(11 DOWNTO 0);SIGNAL LOCK :STD_LOGIC;BEGINA0=0;SL=1;Q=REGL;LOCK0CE=0;CS=0;RCN=0;LOCK=0;next_stateCE=1;CS=0;RCN=0;LOCK=0;next_stateCE=0;CS=1;RCN=1;LOCK=0;IF(STS=0)THEN next_state=st3; ELSE next_stateCE=0;CS=0;LOCK=0;RCN=1;next_stateCE=1;CS=0;LOCK=0;RCN=1;next_stateCE=1;CS=0;LOCK=1;RCN=1;next_statenext_state=st0;end case;END IF;end process COM;REG:PROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THEN current_state=next_state;END IF;END PROCESS REG;LATCH1:PROCESS(LOCK)BEGINIF LOCK=1 AND LOCKEVENT THEN REGL=D;END IF;END PROCESS LATCH1;END behav;四、 實驗結果圖4 ADC0809采樣狀態(tài)機工作時序五、 結束語這次的數據采集系統(tǒng)課程設計，讓我們有機會將課堂上所學的理論知識運用到實際中。并通過對知識的綜合利用，進行必要的分析、比較，從而進一步驗證了所學的理論知識。同時，這次課程設計也為我們以后的學習打下基礎，指導