計(jì)算機(jī)組成原理期末試題及答案

1、第一章 計(jì)算機(jī)系統(tǒng)概論 計(jì)算機(jī)的硬件是由有形的電子器件等構(gòu)成的，它包括運(yùn)算器、存儲器、控制器、適配器、輸入輸出設(shè)備。早起將運(yùn)算器和控制器合在一起稱為CPU（中央處理器）。目前的CPU包含了存儲器，因此稱為中央處理器。存儲程序并按地址順序執(zhí)行，這是馮諾依曼型計(jì)算機(jī)的工作原理，也是CPU自動工作的關(guān)鍵。 計(jì)算機(jī)系統(tǒng)是一個(gè)有硬件、軟件組成的多級層次結(jié)構(gòu)，它通常由微程序級、一般程序級、操作系統(tǒng)級、匯編語言級、高級語言級組成，每一級上都能進(jìn)行程序設(shè)計(jì)，且得到下面各級的支持。習(xí)題：4 馮諾依曼型計(jì)算機(jī)的主要設(shè)計(jì)思想是什么？它包括那些主要組成部分？主要設(shè)計(jì)思想是：存儲程序通用電子計(jì)算機(jī)方案，主要組成部分有：

2、運(yùn)算器、邏輯控制裝置、存儲器、輸入和輸出設(shè)備5 什么是存儲容量？什么是單元地址？什么是數(shù)據(jù)字？什么是指令字？存儲器所有存儲單元的總數(shù)稱為存儲器的存儲容量。每個(gè)存儲單元都有編號，稱為單元地址。如果某字代表要處理的數(shù)據(jù)，稱為數(shù)據(jù)字。如果某字為一條指令，稱為指令字7 指令和數(shù)據(jù)均存放在內(nèi)存中，計(jì)算機(jī)如何區(qū)分它們是指令還是數(shù)據(jù)？每一個(gè)基本操作稱為一條指令，而解算某一問題的一串指令序列，稱為程序第二章 運(yùn)算方法和運(yùn)算器 按IEEE754標(biāo)準(zhǔn)，一個(gè)浮點(diǎn)數(shù)由符號位S、階碼E、尾數(shù)M三個(gè)域組成。其中階碼E的值等于指數(shù)的真值e加上一個(gè)固定偏移值。數(shù)的真值變成機(jī)器碼時(shí)有四種表示方法：原碼表示法，反碼表示法，補(bǔ)碼表

3、示法，移碼表示法。其中移碼主要用于表示定點(diǎn)數(shù)的階碼E，以利于比較兩個(gè)指數(shù)的大小和對階操作。直接使用西文標(biāo)準(zhǔn)鍵盤輸入漢字，進(jìn)行處理，并顯示打印漢字，是一項(xiàng)重大成就。為此要解決漢字的輸入編碼、漢字內(nèi)碼、子模碼等三種不同用途的編碼。1第三章 內(nèi)部存儲器 對存儲器的要求是容量大、速度快、成本低。為了解決這三方面的矛盾，計(jì)算機(jī)采用多級存儲體系結(jié)構(gòu)，即cache、主存和外存。CPU能直接訪問內(nèi)存（cache、主存），但不能直接訪問外存。存儲器的技術(shù)指標(biāo)有存儲容量、存取時(shí)間、存儲周期、存儲器帶寬。 雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)。前者采用空間并行技術(shù)，后者采用時(shí)間并行技術(shù)。這兩種類型的存儲

4、器在科研和工程中大量使用。 cache是一種高速緩沖存儲器，是為了解決CPU和主存之間速度不匹配而采用的一項(xiàng)重要的硬件技術(shù)，并且發(fā)展為多級cache體系，指令cache與數(shù)據(jù)cache分設(shè)體系。要求cache的命中率接近于1。主存與cache的地址映射有全相聯(lián)、直接、組相聯(lián)三種方式。其中組相聯(lián)方式是前二者折衷方案，適度地兼顧了二者的優(yōu)點(diǎn)又盡量避免其缺點(diǎn)，從靈活性、命中率、硬件投資來說較為理想，因而得到了普遍采用。習(xí)題： 1設(shè)有一個(gè)具有20位地址和32位字長的存儲器，問： （1）該存儲器能存儲多少個(gè)字節(jié)的信息？（2）如果存儲器由512K8位SRAM芯片組成，需要多少片； （3）需要多少位地址做芯

5、片選擇？(1) (2) (3)1位地址作芯片選擇2 已知某64位機(jī)主存采用半導(dǎo)體存儲器，其地址碼為26位，若使用4M8位DRAM芯片組成該機(jī)所允許的最大主存空間，并選用內(nèi)存條結(jié)構(gòu)形式，問： （1） 若每個(gè)內(nèi)存條16M64位，共需幾個(gè)內(nèi)存條？（2）每個(gè)內(nèi)存條共有多少DRAM芯片？ （3）主存共需多少DRAM芯片？CPU如何選擇各內(nèi)存條？(1).共需模塊板數(shù)為m：m=224=4(塊)(2). 每個(gè)模塊板內(nèi)有DRAM芯片數(shù)為32 (片)(3) 主存共需DRAM芯片為：4*32=128 (片)每個(gè)模塊板有32片DRAM芯片，容量為16M64位，需24根地址線(A23A0)完成模塊板內(nèi)存儲單元尋址。一共

6、有4塊模塊板，采用2根高位地址線，通過2：4譯碼器譯碼產(chǎn)生片選信號對各模塊板進(jìn)行選擇。3用16K8位的DRAM芯片構(gòu)成64K32位存儲器，要求： （1） 畫出該存儲器的組成邏輯圖。2：4譯碼器A14A15CS3CS2CS0CS1D0D7A13A0（2） 設(shè)存儲器讀/寫周期為0.5us，CPU在1us內(nèi)至少要訪問一次。試問采用哪種刷新方式比較合理？兩次刷新的最大時(shí)間間隔是多少？對全部存儲單元刷新一遍所需的實(shí)際刷新時(shí)間是多少？(1)根據(jù)題意，存儲總?cè)萘繛?4KB，故地址總線需16位。現(xiàn)使用16K*8位DRAM芯片，共需16片。芯片本身地址線占14位，所以采用位并聯(lián)與地址串聯(lián)相結(jié)合的方法來組成整個(gè)存

7、儲器，其組成邏輯圖如圖所示，其中使用一片2：4譯碼器。(2)根據(jù)已知條件，CPU在1us內(nèi)至少訪存一次，而整個(gè)存儲器的平均讀/寫周期為0.5us，如果采用集中刷新，有64us的死時(shí)間，肯定不行,如果采用分散刷新，則每1us只能訪存一次，也不行,所以采用異步式刷新方式。假定16K*1位的DRAM芯片用128*128矩陣存儲元構(gòu)成，刷新時(shí)只對128行進(jìn)行異步方式刷新，則刷新間隔為2ms/128 = 15.6us可取刷新信號周期15us。刷新一遍時(shí)間15us1281.92ms6用32K8位的E2 PROM芯片組成128K32位的只讀存儲器，試問： （1）數(shù)據(jù)寄存器多少位？（2）地址寄存器多少位？ （

8、3）共需多少個(gè)E2 PROM芯片？ （4）畫出磁存儲器組成框圖。 答（1）系統(tǒng)16位數(shù)據(jù)，所以數(shù)據(jù)寄存器16位（2）系統(tǒng)地址128K217，所以地址寄存器17位 (3)共需要8片 組成框圖如下CPU地址寄存器數(shù)據(jù)寄存器32K*832K*832K*832K*832K*832K*832K*832K*8CS3CS2CS1CS02:4譯碼器CS0CS3A16A15一個(gè)組相聯(lián)cache由64個(gè)行組成，每組4行。主存儲器包含4K個(gè)塊，每塊128個(gè)字。請表示內(nèi)存地址的格式。64行.4行一組,共644=16組,主存儲器有4k個(gè)快,每塊128字,212第五章 中央處理器 CPU是計(jì)算機(jī)的中央處理部件，具有指令控

9、制、操作控制、時(shí)間控制、數(shù)據(jù)加工等基本功能。早期的CPU由運(yùn)算器和控制器兩大部分組成。隨著高密度集成電路技術(shù)的發(fā)展，當(dāng)今的CPU芯片變成運(yùn)算器、cache和控制器三大部分，其中還包括浮點(diǎn)數(shù)運(yùn)算器、存儲管理部件等。CPU中至少要有如下六類寄存器：指令寄存器、地址寄存器、數(shù)據(jù)緩沖寄存器、通用寄存器、狀態(tài)條件寄存器。 微程序設(shè)計(jì)技術(shù)是利用軟件方法設(shè)計(jì)操作控制器的一門技術(shù)，具有規(guī)整性、靈活性、可維護(hù)性等一系列優(yōu)點(diǎn)，因而在計(jì)算機(jī)設(shè)計(jì)中得到了廣泛的應(yīng)用。但是隨著ULSI技術(shù)的發(fā)展和對機(jī)器速度的要求，硬連線邏輯設(shè)計(jì)思想又得到了重視。硬連線控制器的基本思想是：某一微操作信號是指令操作碼譯碼輸出、時(shí)序信號和狀態(tài)

10、條件信號的邏輯函數(shù)，即用布爾代數(shù)寫出邏輯表達(dá)式，然后用門電路、觸發(fā)器等器件實(shí)現(xiàn)。 不論微型機(jī)還是超級計(jì)算機(jī)，并行處理技術(shù)。并行處理技術(shù)可貫穿于信息加工的各個(gè)步驟和階段。概括起來，主要有三種形式：時(shí)間并行；空間并行；時(shí)間并行+空間并行。 流水CPU是以時(shí)間并行性為原理構(gòu)造的處理機(jī)，是一種非常經(jīng)濟(jì)而實(shí)用的并行技術(shù)。目前的高性能微處理機(jī)幾乎無一例外地使用了流水技術(shù)。流水技術(shù)中的主要問題是資源相關(guān)、數(shù)據(jù)相關(guān)和控制相關(guān)，為此需要采取相應(yīng)的技術(shù)對策，才能保證流水線暢通而不斷流。習(xí)題：8某機(jī)有8條微指令I(lǐng)1I8，每條微指令所包含的微命令控制信號如下表所示。a-j分別對應(yīng)10種不同性質(zhì)的微命令信號。假設(shè)一條微

11、指令的控制字段僅限為8位，請安排微指令的控制字段指令。經(jīng)分析，（d, i, j）和（e, f, h）可分別組成兩個(gè)小組或兩個(gè)字段，然后進(jìn)行譯碼，可得六個(gè)微命令信號，剩下的a, b, c, g四個(gè)微命令信號可進(jìn)行直接控制，其整個(gè)控制字段組成如下：11 已知某機(jī)采用微程序控制方式，控存容量為51248位。微程序可在整個(gè)程序控存中實(shí)現(xiàn)轉(zhuǎn)移，控制微程序轉(zhuǎn)移的條件共4個(gè)，微指令采用水平型格式，后繼微指令地址采用斷定方式。請問：（1）微指令的三個(gè)字段分別應(yīng)為多少位？（2）畫出對應(yīng)這種指令格式的微程序控制器邏輯圖(1)假設(shè)判別測試字段中每一位作為一個(gè)判別標(biāo)志，那么由于有4個(gè)轉(zhuǎn)移條件，故該字段為4位。下地址字

12、段為9位，因?yàn)榭卮嫒萘繛?12單元。微命令字段則是（48-4-9）=35位。 (2)對應(yīng)上述微指令格式的微程序控制器邏輯框圖如圖所示。其中微地址寄存器對應(yīng)下地址字，P字段即為判別測試字段，控制字段即為微命令字段，后兩部分組成微指令寄存器。地址轉(zhuǎn)移邏輯的輸入是指令寄存器的OP碼、各種狀態(tài)條件以及判別測試字段所給的判別標(biāo)志（某一位為1），其輸出修改微地址寄存器的適當(dāng)位數(shù)，從而實(shí)現(xiàn)微程序的分支轉(zhuǎn)移。就是說，此處微指令的后繼地址采用斷定方式。 12 今有4級流水線，分別完成取指、指令譯碼并取數(shù)、運(yùn)算、送結(jié)果四步操作。今假設(shè)完成各步操作的時(shí)間依次為100ns,100ns,80ns,50ns。請問： （1

13、）流水線的操作周期應(yīng)設(shè)計(jì)為多少？（2）若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，硬件上不采取措施，那么第二條指令要推遲多少時(shí)間進(jìn)行？（3）如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需要推遲多少時(shí)間？(1)流水線的操作周期應(yīng)按各步操作的最大時(shí)間來考慮，即流水線時(shí)鐘周期性(2)遇到數(shù)據(jù)相關(guān)時(shí)，就停頓第2條指令的執(zhí)行，直到前面指令的結(jié)果已經(jīng)產(chǎn)生，因此至少需要延遲2個(gè)時(shí)鐘周期。 (3)如果在硬件設(shè)計(jì)上加以改進(jìn)，如采用專用通路技術(shù)，就可使流水線不發(fā)生停頓。第六章 總線系統(tǒng) 總線仲裁是總線系統(tǒng)的核心問題之一。為了解決多個(gè)主設(shè)備同時(shí)競爭總線控制權(quán)的問題，必須具有總線仲裁部件。它通過采用優(yōu)先級策略或公平策略，選擇其中一個(gè)主設(shè)備作為總線

14、的下一次主方，接管總線控制權(quán)。按照總線仲裁電路的位置不同:（1）集中式仲裁:仲裁方式必有一個(gè)中央仲裁器，它受理所有功能模塊的總線請求，按優(yōu)先原則或公平原則。（2）分布式仲裁：分布式仲裁不需要中央仲裁器，每個(gè)功能模塊都有自己的仲裁號和仲裁器?？偩€定時(shí)是總線系統(tǒng)的又一核心問題之一。為了同步主方、從方的操作，必須制訂定時(shí)協(xié)議，通常采用同步定時(shí)與異步定時(shí)兩種方式。在同步定時(shí)協(xié)議中，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號來確定，總線周期的長度是固定的。在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上，不需要統(tǒng)一的公共時(shí)鐘信號。在異步定時(shí)中，總線周期的長度是可

15、變的。第七章： 外圍設(shè)備外圍設(shè)備大體分為輸入設(shè)備、輸出設(shè)備、外存設(shè)備、數(shù)據(jù)通信設(shè)備、過程控制設(shè)備五大類。每一種設(shè)備，都是在它自己的設(shè)備控制器控制下進(jìn)行工作，而設(shè)備控制器則通過I/O接口模塊和主機(jī)相連，并受主機(jī)控制。硬磁盤按盤片結(jié)構(gòu)分為可換盤片式、固定盤片式兩種，磁頭也分為可移動磁頭和固定磁頭兩種。溫徹斯特磁盤是一種采用先進(jìn)技術(shù)研制的可移動磁頭、固定盤片的磁盤機(jī)，組裝成一個(gè)不可拆卸的機(jī)電一體化整體，防塵性能好，可靠性高，因而得到了廣泛的應(yīng)用，成為最有代表性的硬磁盤存儲器。磁盤存儲器的主要技術(shù)指標(biāo)有：存儲密度、存儲容量、平均存取時(shí)間、數(shù)據(jù)傳輸速率。不同的CRT顯示標(biāo)準(zhǔn)所支持的最大分辨率和顏色數(shù)目是

16、不同的。VESA標(biāo)準(zhǔn)，是一個(gè)可擴(kuò)展的標(biāo)準(zhǔn)，它除兼容傳統(tǒng)的VGA等顯示方式外，還支持12801024像素光柵，每像素點(diǎn)24位顏色深度，刷新頻率可達(dá)75MHz。顯示適配器作為CRT與CPU的接口，由刷新存儲器、顯示控制器、ROM BIOS三部分組成。先進(jìn)的顯示控制器具有圖形加速能力。習(xí)題：6 某雙面磁盤，每面有220道，已知磁盤轉(zhuǎn)速r=4000轉(zhuǎn)/分，數(shù)據(jù)傳輸率為B/s，求磁盤總?cè)萘俊? 某磁盤存儲器轉(zhuǎn)速為3000轉(zhuǎn)/分，共有4個(gè)記錄面，每道記錄信息12288B，最小磁道直徑為230mm，共有275道。問: (1)磁盤存儲器的存儲容量是多少？ （2）最高位密度與最低位密度是多少？（3）磁盤數(shù)據(jù)傳輸

17、率是多少？ （ 4）平均等待時(shí)間是多少？ （5）給出一個(gè)磁盤地址格式方案。解：（1） 每道記錄信息容量 = 12288字節(jié)每個(gè)記錄面信息容量 = 27512288字節(jié) 共有4個(gè)記錄面，所以磁盤存儲器總?cè)萘繛?：4 27512288字節(jié) = 字節(jié)（2） 最高位密度D1按最小磁道半徑R1計(jì)算（R1 = 115mm）：D1 = 12288字節(jié) / 2R1 = 17字節(jié) / mm最低位密度D2按最大磁道半徑R2計(jì)算：R2 = R1 + （275 5） = 115 + 55 = 170mmD2 = 12288字節(jié) / 2R2 = 11.5 字節(jié) / mm（3） 磁盤傳輸率 C = r N r = 300

18、0 / 60 = 50 周 / 秒N = 12288字節(jié)（信道信息容量）C = r N = 50 12288 = 字節(jié) / 秒（4）平均等待時(shí)間 = 1/2r = 1 / (250) = 10毫秒 （5）磁盤存貯器假定只有一臺，所以可不考慮臺號地址。有4個(gè)記錄面，每個(gè)記錄面有275個(gè)磁道。假定每個(gè)扇區(qū)記錄1024個(gè)字節(jié)，則需要12288 1024字節(jié) = 12個(gè)扇區(qū)。由此可得如下地址格式：此地址格式表示有4臺磁盤，每臺有4個(gè)記錄面，每個(gè)記錄面最多可容納512個(gè)磁道，每道有16個(gè)扇區(qū)。10 一臺活動頭磁盤機(jī)的盤頭組共有20個(gè)可用的盤面，每個(gè)盤面直徑18英寸，可供記錄部分寬5英寸，已知道密度為100道/英寸，位密度為1000位/英寸（最內(nèi)道），并假定各磁道記錄的信息位數(shù)相同。試問：（1）盤片組成總?cè)萘渴嵌嗌僬祝?06）位？（2）若要求數(shù)據(jù)傳輸率為1MB/s,磁盤轉(zhuǎn)速每分鐘應(yīng)是多少轉(zhuǎn)？1)磁盤內(nèi)徑為：9英寸-5英寸 = 4英寸 內(nèi)層磁道周長為每道信息量 = 1000位/英寸*31.4英寸 = 3.14*104位 磁盤有100道/英寸*5英寸 = 500道盤片組總?cè)?/p>