數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用復習資料

1、數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用復習資料第一章1. 名詞解釋（P1）EDA：電子設(shè)計自動化SSI：小規(guī)模集成電路MSI：中規(guī)模集成電路LSI：大規(guī)模集成電路VLSI：超大規(guī)模集成電路ASIC：專用集成電路PLD：可編程邏輯器件2. 區(qū)分數(shù)字系統(tǒng)和邏輯功能部件的重要標志（P1）：有沒有控制部件3. 數(shù)字系統(tǒng)設(shè)計人員從事的工作可以分為三種（P2）：1) 選用通用集成電路芯片構(gòu)成系統(tǒng)2) 應(yīng)用可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)3) 設(shè)計專用集成電路（單片系統(tǒng)）4. 數(shù)字系統(tǒng)的基本模型（P3P5）1) 數(shù)字系統(tǒng)動態(tài)模型采用傳統(tǒng)的數(shù)字電路描述方法建立的系統(tǒng)模型稱為數(shù)字系統(tǒng)的動態(tài)模型。具體地說，用狀態(tài)轉(zhuǎn)換圖、狀態(tài)轉(zhuǎn)換表、

2、狀態(tài)方程組、輸出方程組、時序圖、真值表、卡諾圖等描述工具可以建立數(shù)字系統(tǒng)的動態(tài)模型。2) 數(shù)字系統(tǒng)的算法模型設(shè)計數(shù)字系統(tǒng)的傳統(tǒng)方法是建立在系統(tǒng)動態(tài)模型的基礎(chǔ)上的，即用真值表、卡諾圖、狀態(tài)轉(zhuǎn)換圖、狀態(tài)轉(zhuǎn)換表、時序圖、狀態(tài)方程和輸出函數(shù)方程建來建立系統(tǒng)模型。系統(tǒng)的算法模型兩大特征：1 含有若干子運算，這些子運算實現(xiàn)對欲處理數(shù)據(jù)或信息的傳輸、存儲或加工處理2 具有相應(yīng)的控制序列，控制子運算按一定的規(guī)律有序地進行5. 數(shù)字系統(tǒng)的基本結(jié)構(gòu)（P8）工作過程：控制單元根據(jù)外部輸入控制信號及反映數(shù)據(jù)處理單元當前工作狀況的反饋應(yīng)答信號，發(fā)出對數(shù)據(jù)處理單元的控制序列信號；在此控制信號的作用下，數(shù)據(jù)處理單元對待處理

3、的輸入數(shù)據(jù)進行分解、組合、傳輸、存儲和變換，產(chǎn)生相應(yīng)的輸出數(shù)據(jù)信號，并向控制單元送去反饋應(yīng)答信號，用于表明它當前的工作狀態(tài)和處理數(shù)據(jù)的結(jié)果。控制單元在收到反饋應(yīng)答信號后，再決定發(fā)出新的控制信號，使數(shù)據(jù)處理單元進行新一輪的數(shù)據(jù)處理?？刂茊卧蛿?shù)據(jù)處理單元密切配合、協(xié)調(diào)工作，稱為一個實現(xiàn)預(yù)定功能的有機整體。數(shù)據(jù)處理單元控制單元待處理輸入數(shù)據(jù)外部輸入控制信號控制序列信號反饋應(yīng)答信號處理后輸出數(shù)據(jù)外部輸出控制信號數(shù)據(jù)流控制流數(shù)字系統(tǒng)基本結(jié)構(gòu)6. 數(shù)字系統(tǒng)設(shè)計的基本步驟（P10）1) 系統(tǒng)邏輯功能的確定2) 系統(tǒng)的描述3) 算法的設(shè)計4) 電路結(jié)構(gòu)選擇5) 電路的實現(xiàn)7. 數(shù)字系統(tǒng)設(shè)計方法1) 自上而下

4、的設(shè)計方法（P15）自上而下的設(shè)計過程表現(xiàn)為由高一級（或最高層次）描述變換成最低一級（或最低層次）描述的過程。系統(tǒng)級系統(tǒng)設(shè)計功能級邏輯設(shè)計器件級2) 自下而上的設(shè)計方法（P16）根據(jù)用戶要求，對現(xiàn)有的器件或較小的系統(tǒng)或相似的系統(tǒng)加以修改、擴大或相互連接，直到構(gòu)成滿足用戶要求的新系統(tǒng)為止。它是一種多層次的設(shè)計方法，從現(xiàn)成的數(shù)字器件或子系統(tǒng)開始的。系統(tǒng)（高級別）子系統(tǒng)子系統(tǒng)ABCD低級別8. 利用DSP串口通信設(shè)計電路（P19）第二章1. 算法推導的主要考慮因素（P29）1) 邏輯指標。這是數(shù)字系統(tǒng)最后總要的指標，表達系統(tǒng)應(yīng)完成的邏輯功能2) 非邏輯指標。系指邏輯功能以外的其他非邏輯約束因素2.

5、硬件結(jié)構(gòu)對算法推導的影響（P30）1) 采用不同規(guī)模、不同性質(zhì)的器件時，將有不同的算法設(shè)計對策2) 系統(tǒng)算法設(shè)計與軟件算法設(shè)計的區(qū)別3. 算法設(shè)計的方法：跟蹤法、歸納法、劃分法、解析法、綜合法（P30）4. 三種常用的算法結(jié)構(gòu)：順序算法結(jié)構(gòu)、并行算法結(jié)構(gòu)、流水線算法結(jié)構(gòu)（P42）5. 三種算法的執(zhí)行時間計算（P42P46）：1) 順序算法結(jié)構(gòu)執(zhí)行時間假設(shè)待處理數(shù)據(jù)是單個數(shù)據(jù)D，它完成算法流程需要經(jīng)歷l段，每段平均時間是，則所需要的運行時間為=l如果含有n個元素的數(shù)據(jù)流，則總的運算時間為TS=n=nl2) 并行算法結(jié)構(gòu)執(zhí)行時間如果待處理數(shù)據(jù)是單個元素Di，l是并行算法流程經(jīng)歷的段數(shù)，則運行時間=

6、l如果含有n個元素的數(shù)據(jù)流輸入，則總的運算時間為TP=n=nl例：計算R個數(shù)據(jù)排隊電路采用順序結(jié)構(gòu)算法和并行結(jié)構(gòu)算法的運行時間。假設(shè)順序結(jié)構(gòu)中每個Di與一個RAM(j)比較且存放需經(jīng)歷h段，每段平均時間。解：根據(jù)順序算法結(jié)構(gòu)的含義，可得到輸入一個Di的最長運行時間為：Ts1=Rh=l (l=Rh)輸入R個數(shù)據(jù)元素總的運行時間為：TSR=RRh=Rl根據(jù)并行結(jié)構(gòu)算法的特點，輸入R個數(shù)據(jù)元素的總的運行時間為：TPR=Rh=Rl (l=h)3) 流水線算法結(jié)構(gòu)運行時間若系統(tǒng)輸入數(shù)據(jù)流的待處理數(shù)據(jù)元素為m個，每一元素運算有l(wèi)段，每段經(jīng)歷時間為，則流水線算法結(jié)構(gòu)運行時間：T=l+(m-1) 例：某系統(tǒng)待

7、處理結(jié)構(gòu)元素為100個，每個元素需進行16段運算，且每段所需運算時間為0.2us，求順序算法結(jié)構(gòu)和流水線算法結(jié)構(gòu)運行時間。順序算法：TS=100160.2=320(s)流水線算法：T=160.2+(100-1)0.2=23(s)6. 實現(xiàn)系統(tǒng)的途徑及特點（P47）1) 用市售標準的SSI、MSI、和LSI構(gòu)成（最經(jīng)典，為國內(nèi)廣大設(shè)計者采用）2) 以微機為核心、輔以必要的輔助器件，在固化于存儲器內(nèi)的軟件控制下實現(xiàn)系統(tǒng)的功能。（價格便宜，實現(xiàn)方便，適用于運行速度要求不高的場合）3) 將整個系統(tǒng)配置在一片或數(shù)片PLD芯片內(nèi)。（低廉、運行速度高，體積小、易于修改設(shè)計）4) 研制相應(yīng)的ASIC，構(gòu)成單片

8、系統(tǒng)。（是系統(tǒng)設(shè)計師面臨的新技術(shù)和新挑戰(zhàn)，將得到越來越多應(yīng)用）7. 器件選擇考慮因素（P47）1) 滿足邏輯約束的要求2) 易于控制3) 滿足非邏輯約束的要求1 性能因素：運行速度、可靠性、可測試性2 物理因素：包括尺寸、重量、功耗、散熱、安裝和抗震等方面3 經(jīng)濟因素：設(shè)計成本、制造成本、維護成本和運行成本等8. 數(shù)據(jù)處理單元邏輯電路圖（P51）9. 系統(tǒng)控制方式：實質(zhì)是控制系統(tǒng)中數(shù)據(jù)處理單元以預(yù)定時序進行工作。包括集中控制、分散控制、半集中控制10. 控制器的基本結(jié)構(gòu)（P55）輸入信號：外部對系統(tǒng)的輸入和數(shù)據(jù)處理單元所產(chǎn)生的條件反饋信息輸出信號：有對數(shù)據(jù)處理單元的控制信號和對外部的輸出組合邏

9、輯網(wǎng)絡(luò)狀態(tài)寄存器外部輸入輸出信號（對外部）當前狀態(tài)信息控制器控制器的基本結(jié)構(gòu)控制信號（對數(shù)據(jù)處理單元）CP此狀態(tài)信息條件反饋信息11. 系統(tǒng)同步（P56）：1) 控制器與外部輸入信號之間的同步，即異步輸入信號的同步化2) 系統(tǒng)控制器的輸出同步12. 系統(tǒng)控制器同步的目的（P56）：使得系統(tǒng)控制器毫無遺漏的，正確地接收這些信號，并根據(jù)所有這些輸入信號做出正確的響應(yīng)，向數(shù)據(jù)處理單元發(fā)出相應(yīng)的控制信號，同時向系統(tǒng)輸出必要的信息，使整個系統(tǒng)配合密切、協(xié)調(diào)一致的工作。13. 算法狀態(tài)機圖（ASM圖）與算法流程圖關(guān)系（P58）1) 應(yīng)用場合的區(qū)別：算法流程圖僅規(guī)定操作順序，不嚴格規(guī)定各操作時間及操作之間的

10、關(guān)系。ASM圖用來描述控制器在不同時間內(nèi)應(yīng)完成的一系列操作，指出控制器狀態(tài)轉(zhuǎn)換，轉(zhuǎn)換條件及控制器的輸出。2) 算法流程圖是一種事件驅(qū)動的流程圖，而ASM圖已具體為時鐘CP驅(qū)動的流程圖，前者的工作塊可能對應(yīng)ASM圖中的一個或幾個狀態(tài)快，即控制器的狀態(tài)。ASM圖狀態(tài)快的名稱和二進制代碼分別標注在狀態(tài)快的左、右上角。3) ASM圖是用以描述控制器控制過程的，它強調(diào)的不是系統(tǒng)進行的操作，而是控制器為進行這些操作應(yīng)該產(chǎn)生的對數(shù)據(jù)處理單元的控制信號或?qū)ο到y(tǒng)外部的輸出，為此在ASM圖的狀態(tài)塊中，往往不再說明操作，只明確表明應(yīng)有的輸出。第三章1. VHDL語言的含義、基本結(jié)構(gòu)、作用（P83）含義：超高速集成電

11、路硬件描述語言基本結(jié)構(gòu)：實體說明、結(jié)構(gòu)體實體說明作用：定義實體與外部的連接關(guān)系結(jié)構(gòu)體作用：描述設(shè)計實體的邏輯功能或內(nèi)部電路的結(jié)構(gòu)，從而建立設(shè)計實體輸出與輸入之間的關(guān)系。2. 順序語句與并行語句的應(yīng)用場合（P91、P94）1) 順序語句：可用于進程和子程序中，為算法描述提供了方便。2) 并行語句：用于結(jié)構(gòu)體中。3. 斷言語句起調(diào)試的作用，既可以作為順序語句，有可以作為并行語句。第四章1. 用PLD實現(xiàn)數(shù)字系統(tǒng)的基本過程（P155）算法設(shè)計和電路劃分圖形輸入或文本輸入編譯和邏輯模擬設(shè)計實現(xiàn)目標文件下載用PLD實現(xiàn)數(shù)字系統(tǒng)的基本過程2. PLD的基本組成（P157）輸入電路與門陣列或門陣列輸出電路輸

12、入信號In-1I0互補輸入與項多個與或式Om-1O0輸出函數(shù)SPLD基本組成框圖3. FPGA的含義：現(xiàn)場可編輯門陣列第五章1. HDPLD（高密度可編程邏輯器件）分類（P192）1) 按片內(nèi)結(jié)構(gòu)分類1 陣列結(jié)構(gòu)擴展型：這類器件是在PAL或GAL結(jié)構(gòu)的基礎(chǔ)上加以擴展或改進而成。它的基本資源是多個SPLD的集合，經(jīng)可編程互連結(jié)構(gòu)來組成更大規(guī)模的單片系統(tǒng)。2 邏輯單元型：由許多基本邏輯單元組成，因而它們本質(zhì)上是這些邏輯單元的矩陣2) 按連線資源分類1 確定型連線結(jié)構(gòu)：這類器件內(nèi)部有同樣長度的連線，因此提供了具有固定延時的通路，信號通過器件的時延固定且可預(yù)知。2 統(tǒng)計型連線結(jié)構(gòu)：具有較復雜的可編程連

13、線資源，內(nèi)部包含多種不同長度的金屬連線，從而使片內(nèi)互聯(lián)十分靈活，但由于同一個邏輯功能可以用不同的連接方式來實現(xiàn)，所以每次編程后連線不盡相同。3) 按照編程技術(shù)分類1 在系統(tǒng)可編程技術(shù)（isp）：具有isp功能的器件在下載時無需專門的編程器，可直接在已經(jīng)制成的系統(tǒng)（目標系統(tǒng)）中或印制板上對芯片下載，為系統(tǒng)設(shè)計帶來很大靈活性2 在電路配置技術(shù)（icr）：具備icr功能的器件也可直接在目標系統(tǒng)中或印制電路板上編程，無需專門的編程器，但系統(tǒng)掉電后，芯片的編程信息會丟失。3 一次性編程技術(shù)：具備這種編程技術(shù)的HDPLD采用反熔絲制造工藝，一旦編程就不可改變，特別適用于高可靠性使用場合。2. CPLD：復

14、雜可編程邏輯器件3. CPLD與FPGA的區(qū)別1) CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 2) CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 3) 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。 4) FPGA的集成度比CPLD高，具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)

15、。 5) CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜。 6) CPLD的速度比FPGA快，并且具有較大的時間可預(yù)測性。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。 7) 在編程方式上，CPLD主要是基于E2PROM或FLASH存儲器編程，編程次數(shù)可達1萬次，優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時

16、丟失，每次上電時，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其 優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 8) CPLD保密性好，F(xiàn)PGA保密性差。 9) 一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。 隨著復雜可編程邏輯器件(CPLD)密度的提高，數(shù)字器件設(shè)計人員在進行大型設(shè)計時，既靈活又容易，而且產(chǎn)品可以很快進入市常許多設(shè)計人員已經(jīng)感受到 CPLD容易使用。時序可預(yù)測和速度高等優(yōu)點，然而，在過去由于受到CPLD密度的限制，他們只好轉(zhuǎn)向FPGA和ASIC?，F(xiàn)在，設(shè)計人員可以體會到密度高達數(shù)十萬門的CPLD所帶來的好處。4. HDPLD開發(fā)系統(tǒng)

17、的基本工作流程：設(shè)計輸入、設(shè)計處理、設(shè)計校驗和邏輯仿真、變成目標文件產(chǎn)生、器件下載配置綜合題1. 序列發(fā)生器采用狀態(tài)機方法設(shè)計：長度為P的序列發(fā)生器可以用狀態(tài)數(shù)為P的狀態(tài)機來描述，每個狀態(tài)的輸出對應(yīng)的數(shù)碼。流程如圖：Z=1Z=1Z=0Z=0Z=1Z=0Z=1S0S1S2S3S4S5S6VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SG ISPORT(CLK:IN STD_LOGIC;Z:OUT STD_LOGIC);END SG;ARCHITECTURE RTL OF SG ISTYPE STATE_SPACE IS(S0,S1,

18、S2,S3,S4,S5,S6);SIGNAL STATE: STATE_SPACE;BEGINPROCESS(CLK)BEGINIF( CLKEVENT AND CLK=1) THENCASE STATE ISWHEN S0=STATE=S1;ZSTATE=S2;ZSTATE=S3;ZSTATE=S4;ZSTATE=S5;ZSTATE=S6;ZSTATE=S0;Z=1;END CASE;END IF;END PROCESS;END RTL;采用計數(shù)器和數(shù)據(jù)選擇器實現(xiàn)序列發(fā)生器：VHDL語言實現(xiàn)8選1數(shù)據(jù)選擇器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;U

19、SE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY MUX81 ISPORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);D7,D6,D5,D4,D3,D2,D1,D0:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX81;ARCHITECTURE BEH OF MUX81 ISBEGINY=D0 WHEN A=000ELSE D1 WHEN A=001ELSE D2 WHEN A=010ELSE D3 WHEN A=011ELSE D4 WHEN A=100ELSE D

20、5 WHEN A=101ELSE D6 WHEN A=110ELSE D7;END BEH;VHDL語言實現(xiàn)七進制計數(shù)器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY COUNT7 ISPORT(CLK:IN STD_LOGIC;Y:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END COUNT7;ARCHITECTURE BEH OF COUNT7 ISBEGINPROCESS(CLK)BEGINIF(

21、CLK EVENT AND CLK=1)THENIF Y=110 THENY=000;ELSEYYCOUT=1CODM=1RPS0S1S3S5S6S4S200000110111011110001111010YNNYX=YXY某系統(tǒng)控制器的ASM圖根據(jù)ASM圖編寫VHDL程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Ct ISPORT(CLK:IN STD_LOGIC;A,B,X,Y,R,P:IN STD_LOGIC;RESET,Z1,Z2,Z3,Z4,Z5,Z6,Z7,COUNT,CODM:OUT STD_LOGIC;RS:IN ST

22、D_LOGIC);END Ct;ARCHITECTURE BEH OF Ct ISTYPE STATE_SPACE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL state: STATE_SPACE;BEGINPROCESS(CLK,RESET)BEGINIF RS=0THENstateIF (A=1 AND B=1) THENstate=S2;ELSIF(A=1 AND B=0) THENstate=S1;ELSE statestateIF P=1 THENstate=S4;ELSE stateIF R=1 THENstate=S1;ELSEstateIF R=1 THENstate=S0;ELSEstateIF X=Y THENstateY THENstate=S6;ELSE statestate=S0;