組合邏輯的分析與設(shè)計.ppt

1、第四章 組合邏輯的分析與設(shè)計,4.1 小型組合邏輯的分析 4.2 小型組合邏輯的設(shè)計 4.3 邏輯運算元件 4.4 算術(shù)運算元件 4.5 中型組合邏輯的分析與設(shè)計,2021/1/8,1,4.1 小型組合邏輯的分析,組合邏輯的輸出僅僅取決于輸入的值，換句話說，它組合當前輸入值來確定輸出值，可以明確地得到輸出邏輯函數(shù)表達式。 計算機電路可以看成一個黑盒，其中包括一個或多個離散變量的輸入端、一個或多個離散變量的輸出端、輸入和輸出的關(guān)系，以及描述輸入改變時輸出響應(yīng)的延遲,2021/1/8,2,在黑盒內(nèi)部，電路由一些連接線和元件組成。元件本身又是一個帶有輸入、輸出、功能規(guī)范和時序規(guī)范的電路。這些電路可以

2、用元件的邏輯符號以及連線組成的邏輯圖進行刻畫。電路的邏輯關(guān)系可以用邏輯表達式給出,組合邏輯分析方法,分析步驟,1) 根據(jù)邏輯電路圖，寫出輸出邏輯函數(shù)表達式,2) 根據(jù)邏輯表達式，列出真值表,3) 由真值表或表達式分析電路功能,例】 分析下圖所示組合邏輯的功能,寫出輸出函數(shù)邏輯表達式。從輸入端開始分析,列出真值表,說明邏輯功能,當3個輸入變量A、B、C全為0或全1時，輸出為1，故稱此電路為“一致電路,例】 分析下圖所示組合邏輯的功能,寫出輸出函數(shù)邏輯表達式。從輸入端開始分析,列出真值表,說明邏輯功能,輸入變量A、B、C的取值組合中，有奇數(shù)個1時，輸出F為1；否則，F(xiàn)為0。 故稱此電路為“輸入奇校

3、驗電路”（有些書上叫“偶校驗”,分析下圖所示組合邏輯電路,分析下圖所示組合邏輯電路,分析下圖所示組合邏輯電路,分析下圖所示組合邏輯電路,功能：可控的兩位二進制原碼至反碼的轉(zhuǎn)換電路,4.2 小型組合邏輯的設(shè)計,一般步驟,1) 由實際邏輯問題列出真值表,2) 由真值表寫出邏輯表達式,3) 化簡、變換輸出邏輯表達式,4) 畫出邏輯圖,例: 試用與非門設(shè)計一個三變量表決電路，表決規(guī)則為少數(shù)服從多數(shù),解: (1) 列真值表,設(shè):由A、B、C表示三個輸入變量，F(xiàn)表示表決結(jié)果。并設(shè)A、B、C為1表示贊成，為0表示反對； F為1表示表決通過，為0表示不通過,2) 化簡、求最簡函數(shù)表達式,3) 畫出電路圖,例:

4、設(shè)計一個8421BCD碼（表示一位十進制數(shù)N）監(jiān)視器，監(jiān)視8421BCD碼的傳輸情況。當傳輸?shù)臄?shù) 時，監(jiān)視器輸出為1，否則輸出為0,解: (1) 列真值表,用ABCD表示8421BCD碼輸入， 用F表示監(jiān)視器輸出,2) 化簡、求最簡函數(shù)表達式,3) 畫出電路圖,解設(shè)輸入變量為ABCD，輸出函數(shù)為 F，當ABCD表示 的十進制數(shù)為合數(shù)(4、6、8、9)時，輸出F為1，否則F為0。因為按照余3碼的編碼規(guī)則，ABCD的取值組合不允許為0000、0001、0010、1101、1110、1111，故該問題為包含無關(guān)條件的邏輯問題，與上述6種取值組合對應(yīng)的最小項為無關(guān)項，即在這些取值組合下輸出函數(shù)F的值可

5、以隨意指定為1或者為0，通常記為“d,例 設(shè)計一個組合邏輯電路，用于判別以余3碼表示的1 位十進制數(shù)是否為合數(shù)（一個數(shù)，如果除了1和它本身還有別的因數(shù)，這樣的數(shù)叫做合數(shù)，與之相對的是質(zhì)數(shù),根據(jù)分析，可建立描述該問題的真值表如下表所示,由真值表可寫出F 的邏輯表達式為 F(A,B,C,D) = m(7,9,11,12) + d(0,1,2,13,14,15,考慮無關(guān)項，則函數(shù)F的卡諾圖下圖所示,根據(jù)合并的需要將卡諾圖中的無關(guān)項d(13，14，15)當成1處理，而把d(0,1,2)當成0處理，可得到化簡后的邏輯表達式為,假定采用與非門組成實現(xiàn)給定邏輯功能的電路，可將F的最簡表達式變換成“與非-與非

6、”表達式,圖略,4.3 邏輯運算元件,多路選擇器 編碼器 譯碼器 碼型轉(zhuǎn)換器,2021/1/8,24,功能: 從多路輸入數(shù)據(jù)中選擇其中的一路送至輸出端,多路選擇器的數(shù)據(jù)輸入端數(shù)稱為通道數(shù),4.3.1 多路選擇器（簡稱多路器MUX,選擇信號 （地址碼）輸入,數(shù)據(jù)輸出,數(shù)據(jù)輸入,多路選擇器的電路結(jié)構(gòu),以二選一多路選擇器為例,四選一多路選擇器,多路選擇器通道擴展,2選1組成4選1,4選1組成 16選1,多路選擇器實現(xiàn)其他功能,思考：這兩個電路圖實現(xiàn)什么功能,香農(nóng)展開,2021/1/8,31,任何布爾函數(shù)都可以表示成如下形式,這種形式，可以稱為香農(nóng)展開,例如,多路選擇器實現(xiàn)任何組合邏輯函數(shù),給出該邏輯

7、函數(shù)的表達式 將表達式分解成由選擇輸入變量確定的幾部分,可以用香農(nóng)展開實現(xiàn)這個步驟,以AB進行香農(nóng)展開得,以CD進行香農(nóng)展開得,用4選1多路選擇器實現(xiàn),4.3.2 編碼器,將信息(如數(shù)和字符等)轉(zhuǎn)換成符合一定規(guī)則的二進制代碼,二進制編碼器,用n位二進制代碼對N=2n 個特定信息進行編碼的邏輯電路,設(shè)計方法,以例說明,設(shè)計一個具有互相排斥輸入條件(獨熱碼）編碼器,1)編碼器在任何時候只允許有一個輸入信號有效,2) 電路無w0輸入端,3) 電路無輸入時，編碼器的輸出與w0編碼等效,帶輸出使能(Enable)端的優(yōu)先編碼器,輸出使能端,用于判別電路是否有信號輸入,優(yōu)先,對輸入信號按輕重緩急排序，當有

8、多個信號同時 輸入時，只對優(yōu)先權(quán)高的一個信號進行編碼,下面把上例4線2線編碼器改成帶輸出使能端的優(yōu)先編碼器，假設(shè)輸入信號優(yōu)先級的次序為:w3,w2,w1,w0,內(nèi)部是 怎么 實現(xiàn)的,1. 8線3線優(yōu)先編碼器74148,邏輯圖,引腳圖,74148功能表,例：用兩片74148構(gòu)成16線4線優(yōu)先編碼器,高位芯片工作情況,低位芯片工作情況,問題思考：若用四片74148構(gòu)成一個32線5線 編碼器，電路如何設(shè)計,2. 10線4線優(yōu)先編碼器74147,編碼器簡單應(yīng)用,4.3.3 譯碼器,二進制譯碼器,譯碼是編碼的逆過程，作用是對已編碼的信息進行譯碼,輸入：二進制代碼，有n個,輸出：2n 個特定信息,2021

9、/1/8,48,1）利用使能輸入控制端，既能使電路正常工作，也能 使電路處于禁止工作狀態(tài),2）利用使能輸入控制端，能實現(xiàn)譯碼器容量擴展,1. 譯碼器電路結(jié)構(gòu),以2線 4線譯碼器為例說明,下圖為高電平輸出有效的2線 4線譯碼器電路圖， 如果En為1，則Y的取值有如下關(guān)系,電路滿足：Yi= miEN,由真值表容易得出,通用譯碼器集成電路,74138 帶使能端3線8線譯碼器,邏輯圖,引腳圖,74138功能表,譯碼器實現(xiàn)組合邏輯函數(shù) 譯碼器也是個“萬能”器件,原理: 二進制譯碼器能產(chǎn)生輸入信號的全部最小項，而所有組合邏輯函數(shù)均可寫成最小項之和的形式,例 試用3線 8線譯碼器和邏輯門實現(xiàn)下列函數(shù),譯碼器

10、應(yīng)用舉例,解題的幾種方法,1）利用高電平輸出有效的譯碼器和或門,2）利用低電平輸出有效的譯碼器和與非門,3）利用高電平輸出有效的譯碼器和或非門,4）利用低電平輸出有效的譯碼器和與門,譯碼器實現(xiàn)任意函數(shù)總結(jié),計算機輸入/輸出接口地址譯碼電路,多路分配器,數(shù)據(jù)分配是將一個數(shù)據(jù)源輸入的數(shù)據(jù)根據(jù)需要送到不同的輸出端上去，實現(xiàn)數(shù)據(jù)分配功能的邏輯電路稱為多路分配器。分配器又叫多路復(fù)用器,多路分配器一般用帶使能控制端的二進制譯碼器實現(xiàn),74138輸出表達式,分配器輸出表達式,數(shù)據(jù)分配器的用途比較多。 用它將一臺PC與多臺外部設(shè)備相連接，將計算機的數(shù)據(jù)分別送到各外部設(shè)備中； 它還可以與時鐘源相連接，組成時鐘脈

11、沖分配器； 和數(shù)據(jù)選擇器連接組成分時數(shù)據(jù)傳送系統(tǒng),2021/1/8,67,4.3.4 碼型轉(zhuǎn)換器,編碼器和譯碼器電路的用途是把一種形式的編碼（輸入）轉(zhuǎn)換為另一種形式的編碼（輸出）。舉例來說，3-8譯碼器是把輸入的3位二進制數(shù)轉(zhuǎn)換為8位獨熱碼送到輸出端。而8-3編碼器的作用正好相反。 除此之外，還存在著許多種類型的碼型轉(zhuǎn)換器。常見的是將BCD碼轉(zhuǎn)換為七段數(shù)碼管顯示用的譯碼器，它把二進制編碼的十進制數(shù)（BCD）轉(zhuǎn)換成驅(qū)動數(shù)碼顯示管的信息,功能：將表示數(shù)字的BCD碼轉(zhuǎn)換成七段顯示碼,輸入： BCD碼,輸出： 七段顯示碼,顯示譯碼器設(shè)計,顯示譯碼器設(shè)計步驟,以輸入8421BCD碼、輸出驅(qū)動共陰顯示器為

12、例,列真值表； 化簡、寫最簡函數(shù)表達式； 畫電路圖,真 值 表,4.4 算術(shù)運算元件,加法器 加/減法器 比較器 乘法器,2021/1/8,75,4.4.1 加法器,1. 半加器(HA,僅考慮兩個一位二進制數(shù)相加，而不考慮低位的進位，稱為半加,2. 全加器,在多位數(shù)相加時，除考慮本位的兩個加數(shù)外，還須考慮低位向本位的進位,例,實際參加一位數(shù)相加，必須有三個量，它們是: 本位加數(shù) Ai 、Bi ； 低位向本位的進位 Ci-1,一位全加器的輸出結(jié)果為： 本位和 Si ； 本位向高位的進位 Ci,全加器電路設(shè)計,由真值表寫出輸出函數(shù)表達式： Si( Ai，Bi，Ci-1)=m(1,2,4,7) Ci

13、( Ai，Bi，Ci-1)=m(3,5,6,7,全加器電路設(shè)計,XiYi Ci-1,（Xi Yi ）Ci-1+XiYi,由兩個半加器 實現(xiàn)一個全加器,3. 串行進位加法器,當有多位數(shù)相加時，可模仿筆算，用全加器構(gòu)成串行進位加法器,串行進位加法器特點: 結(jié)構(gòu)簡單; 運算速度慢,高速加法器,1) 全并行加法器,特點: 速度最快，電路復(fù)雜,2) 超前進位加法器,設(shè)計思想: 由兩個加數(shù)，首先求得各位的進位，然后再經(jīng)全加器算出結(jié)果,全加器的進位表達式,XiYi+(Xi+Yi)Ci-1,令,Gi= XiYi-進位產(chǎn)生項,Pi= (Xi+Yi)-進位傳送項,則,Ci=Gi+PiCi-1,若兩個三位二進制數(shù)相

14、加,A=A2A1A0 B=B2B1B0,則,C0=G0 ; C1=G1+P1C0=G1+P1G0,C2=G2+P2C1=G2+P2G1+P2P1G0,由Pi 、Gi 并經(jīng)過兩級門電路就可求得進位信號C.實際實現(xiàn)中，是將求Gi和Pi的電路放進全加器中，而將全加器中求進位信號的電路去除,根據(jù)Gi 、Pi 來求進位信號C 的電路稱為超前進位電路（CLA,CLA邏輯圖,3位超前進位加法器,塊間仍按行波進位方式的層次化超前進位加法器,層次化超前進位加法器,通用加法器集成電路,4.4.2 加/減法器,在二進制補碼系統(tǒng)中，減法功能由加“減數(shù)”的補碼實現(xiàn),4.4.3 比較器,數(shù)值比較器用來判斷兩個二進制數(shù)的大

15、小或相等,一位數(shù)值比較器,表達式,Y(A=B)=AB,邏輯圖,多位數(shù)值比較器,比較兩個多位數(shù),應(yīng)首先從高位開始,逐位比較,例如: A=A3A2A1A0 B=B3B2B1B0,比較方法為,首先比較A3和B3 , 如A3B3=10, 則AB,如A3B3=01, 則AB; 如A3B3=00或11(相等), 則比較A2和B2,比較A2和B2 , 如A2B2=10, 則AB,如 A2B2=01, 則AB;如A2B2=00或11 (相等), 則比較A1和B1,比較A1和B1 , 如A1B1=10, 則AB,如 A1B1=01, 則AB;如A1B1=00或11 (相等), 則比較A0和B0,比較A0和B0

16、, 如A0B0=10, 則AB,如 A0B0=01, 則AB;如A0B0=00或11 (相等), 則比較A=B,四位數(shù)值比較器邏輯表達式,Y(A=B)=(A3B3) (A2B2) (A1B1)(A0B0,通用數(shù)值比較器集成電路,通用數(shù)值比較器集成電路有多個品種，屬CMOS電路的4位數(shù)值比較器的有74HC85(對應(yīng)的TTL電路為74LS85)、CC14585等,74HC85為帶級聯(lián)輸入的4位數(shù)值比較器,4位數(shù)值比較器74HC85,比較器的擴展,串行接法和并行接法性能比較,串行接法電路簡單，但速度慢； 并行接法電路復(fù)雜，速度快,4.4.4 乘法器,隨著大規(guī)模集成電路技術(shù)的發(fā)展，為提高乘法的運算速度

17、，出現(xiàn)了陣列乘法器。 1. 不帶符號的陣列乘法器 設(shè)有 兩個不帶符號的二進制整數(shù)： Aa4a3a2a0 Bb4b3b2b0 按手算方法有,2021/1/8,102,2021/1/8,103,陣列乘法器的基本思想,為避免重復(fù)的相加與移位操作，提高乘法運算速度，將大量的加法器單元電路按一定的陣列形式排列起來，直接實現(xiàn)乘法算式,2021/1/8,104,44位無符號數(shù)陣列乘法器的邏輯原理圖,2021/1/8,105,例：已知A11011，B10101，求乘積P9P8P7P6P5P4P3P2P1P0的值,1 1 0 1 1,1 0 1 0 1,1 1 0 1 1,0 0 0 0 0,1 1 0 1 1

18、,1 1 0 1 1,0 0 0 0 0,1 0 0 0 1 1 0 1 1 1,2021/1/8,106,2.帶符號的陣列乘法器,帶符號的陣列乘法器由不帶符號的陣列乘法器和求補器構(gòu)成。 帶符號陣列乘法器可以實現(xiàn)原碼乘法，也可以實現(xiàn)補碼乘法,2021/1/8,107,2021/1/8,108,4.5 中型組合邏輯的分析與設(shè)計,進行中型組合邏輯分析時一般會給出相應(yīng)邏輯元件的邏輯圖和功能表，只需要針對邏輯元件的功能表，分析各端口的邏輯函數(shù)，再帶入功能表，列出整個邏輯圖的真值表，便可以判斷邏輯的功能,例】 試分析如圖（a）所示的邏輯，其中，3-8譯碼器74138的邏輯符號與功能圖如圖（b）所示,例】 試分析如圖（a）所示的邏輯，其中，3-8譯碼器74138的邏輯符號與功能圖如圖（b）所示,