華中科技大學(xué)數(shù)字邏輯實(shí)驗(yàn)

1、數(shù)字邏輯實(shí)驗(yàn)報(bào)告（1）數(shù)字邏輯實(shí)驗(yàn)1一、系列二進(jìn)制加法器設(shè)計(jì)50%二、小型實(shí)驗(yàn)室門禁系統(tǒng)設(shè)計(jì)50%總成績(jī)?cè)u(píng)語(yǔ)：（包含：預(yù)習(xí)報(bào)告內(nèi)容、實(shí)驗(yàn)過(guò)程、實(shí)驗(yàn)結(jié)果及分析）教師簽名姓 名： 學(xué) 號(hào)： 班 級(jí)： 指 導(dǎo) 教 師： 計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院20 年 月 日數(shù)字邏輯實(shí)驗(yàn)報(bào)告系列二進(jìn)制加法器設(shè)計(jì)預(yù)習(xí)報(bào)告一、系列二進(jìn)制加法器設(shè)計(jì)1、實(shí)驗(yàn)名稱系列二進(jìn)制加法器設(shè)計(jì)。2、實(shí)驗(yàn)?zāi)康囊笸瑢W(xué)采用傳統(tǒng)電路的設(shè)計(jì)方法，對(duì)5種二進(jìn)制加法器進(jìn)行設(shè)計(jì)，并利用工具軟件，例如，“l(fā)ogisim”軟件的虛擬仿真功能來(lái)檢查電路設(shè)計(jì)是否達(dá)到要求。通過(guò)以上實(shí)驗(yàn)的設(shè)計(jì)、仿真、驗(yàn)證3個(gè)訓(xùn)練過(guò)程使同學(xué)們掌握傳統(tǒng)邏輯電路的設(shè)計(jì)、仿真、調(diào)試的方法

2、。3、實(shí)驗(yàn)所用設(shè)備Logisim2.7.1軟件一套。4、實(shí)驗(yàn)內(nèi)容對(duì)已設(shè)計(jì)的5種二進(jìn)制加法器，使用logisim軟件對(duì)它們進(jìn)行虛擬實(shí)驗(yàn)仿真，除邏輯門、觸發(fā)器外，不能直接使用logisim軟件提供的邏輯庫(kù)元件，具體內(nèi)容如下。（1）一位二進(jìn)制半加器設(shè)計(jì)一個(gè)一位二進(jìn)制半加器，電路有兩個(gè)輸入A、B，兩個(gè)輸出S和C。輸入A、B分別為被加數(shù)、加數(shù)，輸出S、C為本位和、向高位進(jìn)位。（2）一位二進(jìn)制全加器設(shè)計(jì)一個(gè)一位二進(jìn)制全加器，電路有三個(gè)輸入A、B和Ci，兩個(gè)輸出S和Co。輸入A、B和Ci分別為被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位，輸出S和Co為本位和和向高位的進(jìn)位。（3）串行進(jìn)位的四位二進(jìn)制并行加法器用四個(gè)一位二進(jìn)

3、制全加器串聯(lián)設(shè)計(jì)一個(gè)串行進(jìn)位的四位二進(jìn)制并行加法器，電路有九個(gè)輸入A3、A2、A1、A0、B3、B2、B1、B0和C0，五個(gè)輸出S3、S2、S1、S0和C4。輸入A= A3A2A1A0、B= B3B2B1B0和C0分別為被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位，輸出S= S3S2S1S0和Co為本位和和向高位的進(jìn)位。（4）先行進(jìn)位的四位二進(jìn)制并行加法器利用超前進(jìn)位的思想設(shè)計(jì)一個(gè)先行進(jìn)位的四位二進(jìn)制并行加法器，電路有九個(gè)輸入A3、A2、A1、A0、B3、B2、B1、B0和C0，五個(gè)輸出S3、S2、S1、S0和C4。輸入A= A3A2A1A0、B= B3B2B1B0和C0分別為被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位，輸

4、出S= S3S2S1S0和Co為本位和和向高位的進(jìn)位。（5）將先行進(jìn)位的四位二進(jìn)制并行加法器封裝成一個(gè)組件并驗(yàn)證它的正確性將設(shè)計(jì)好的先行進(jìn)位的四位二進(jìn)制并行加法器進(jìn)行封裝，生成一個(gè)“私有”庫(kù)元件并驗(yàn)證它的正確性，以便后續(xù)實(shí)驗(yàn)使用，封裝后的邏輯符號(hào)參見圖1-1所示。S3 S2 S1 S0C4 四位二進(jìn)制并行加法器 C0A3 A2 A1 A0 B3 B2 B1 B0圖1-1“私有”的先行進(jìn)位的四位二進(jìn)制并行加法器5、實(shí)驗(yàn)方案設(shè)計(jì)（1）一位二進(jìn)制半加器的設(shè)計(jì)方案設(shè)A、B為半加器的輸入，C、S為半加器的輸出，其中S為本位和，C為進(jìn)位，通過(guò)分析可知，當(dāng)A=B=0時(shí)，C=S=0;當(dāng)A、B中有一個(gè)為1時(shí)，C

5、=0，S=1;當(dāng)A=B=1時(shí)，C=1,S=0.據(jù)此寫出邏輯表達(dá)式:S=ABC=AB使用logism做出一位二進(jìn)制半加器的電路圖，結(jié)果如圖1-2所示。圖1-2 一位二進(jìn)制半加器（2）一位二進(jìn)制全加器的設(shè)計(jì)方案設(shè)A、B、Ci為全加器的輸入，S、Co為輸出，其中，A、B和Ci分別為被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位，輸出S和Co為本位和和向高位的進(jìn)位，據(jù)此可以列出全加器的真值表如表1-1所示。表1-1 全加器真值表ABCiSCo0000000110010100110110010101011100111111利用卡諾圖化簡(jiǎn)并進(jìn)行異或變換得到最簡(jiǎn)輸出函數(shù)表達(dá)式為S=ABCiC0=AB+ACi+BCi=AiBi

6、Ci-1+AiBi使用logism做出一位二進(jìn)制全加器的電路圖，結(jié)果如圖1-3所示。圖1-3 一位二進(jìn)制全加器（3）串行進(jìn)位的四位二進(jìn)制并行加法器的設(shè)計(jì)方案串行進(jìn)位的四位二進(jìn)制并行加法器可以由四個(gè)一位二進(jìn)制全加器級(jí)聯(lián)構(gòu)成，其中高位的Ci即為其相鄰低位的Co，因此電路從最低位開始運(yùn)算，得到本進(jìn)位Ci以及本位后進(jìn)行次低位的運(yùn)算，以此類推，直到運(yùn)算到最高位。設(shè)輸入A=A3A2A1A0、B=B3B2B1B0和Co分別為被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位，輸出S=S3S2S1S0和Co為本位和和向高位的進(jìn)位。使用logism做出串行進(jìn)位的四位二進(jìn)制并行加法器的電路圖，結(jié)果如圖1-4所示。圖1-4串行進(jìn)位的四位

7、二進(jìn)制并行加法器（4）先行進(jìn)位的四位二進(jìn)制并行加法器的設(shè)計(jì)方案串行進(jìn)位的并行加法器高位的運(yùn)算需要低位的運(yùn)算結(jié)果參與，因此運(yùn)算速度較慢，需對(duì)其進(jìn)行優(yōu)化。由全加器的邏輯表達(dá)式可知第i位的進(jìn)位輸出函數(shù)Co及本位和函數(shù)Si的表達(dá)式為Ci=AiBi+AiCi-1+BiCi-1=AiBiCi-1+AiBiSi=AiBiCi-1當(dāng)?shù)趇位被加數(shù)Ai和Bi均為1時(shí)，有Ci=1，定義Gi=AiBi為進(jìn)位產(chǎn)生函數(shù)。當(dāng)AiBi=1時(shí)，Ci=Ci-1，定義Pi=AiBi為進(jìn)位傳遞函數(shù)，將Pi和Ci代入Ci和Si中得到Si=PiCi-1Ci=PiCi-1+Gi因此4位二進(jìn)制并行加法器各位的進(jìn)位輸出函數(shù)和輸出函數(shù)表達(dá)式分別

8、為：C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4S0=P1C0S1=P2C1S2=P3C2S3=P4C3使用logism作出先行進(jìn)位的四位二進(jìn)制并行加法器的電路圖，結(jié)果如圖1-5所示。圖1-5先行進(jìn)位的四位二進(jìn)制并行加法器（5）封裝先行進(jìn)位的四位二進(jìn)制并行加法器電路對(duì)先行進(jìn)位的四位二進(jìn)制并行加法器進(jìn)行封裝，其中輸入A= A3A2A1A0、B= B3B2B1B0和C0分別為被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位，輸出S= S

9、3S2S1S0和Co為本位和和向高位的進(jìn)位。封裝結(jié)果如圖1-6所示.圖1-6先行進(jìn)位的四位二進(jìn)制并行加法器封裝圖接下來(lái)對(duì)該加法器進(jìn)行測(cè)試，由于輸入值得組合較多，這里選取部分輸入進(jìn)行測(cè)試1.輸入A=0B,B=1011B, Co=0B，理論輸出C4=0B,S=1011B，實(shí)際輸出如圖1-7所示，與理論結(jié)果一致圖1-7 測(cè)試樣例12. 輸入A=1111B,B=1111B, Co =1B，理論輸出C4=1B,S=1111B，實(shí)際輸出如圖1-8所示，與理論結(jié)果一致 圖1-8 測(cè)試樣例23. 輸入A=1100B,B=0011B, Co =1B，理論輸出C4=1B,S=0000B，實(shí)際輸出如圖1-9所示，與

10、理論結(jié)果一致 圖1-9 測(cè)試樣例34. 輸入A=0100B,B=1001B, Co =1B，理論輸出C4=0B,S=1110B，實(shí)際輸出如圖1-10所示，與理論結(jié)果一致圖1-10 測(cè)試樣例4數(shù)字邏輯實(shí)驗(yàn)報(bào)告小型實(shí)驗(yàn)室門禁系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告二、小型實(shí)驗(yàn)室門禁系統(tǒng)設(shè)計(jì)1、實(shí)驗(yàn)名稱小型實(shí)驗(yàn)室門禁系統(tǒng)設(shè)計(jì)。2、實(shí)驗(yàn)?zāi)康囊笸瑢W(xué)采用傳統(tǒng)電路的設(shè)計(jì)方法，對(duì)一個(gè)“設(shè)計(jì)場(chǎng)景”進(jìn)行邏輯電路的設(shè)計(jì)，并利用工具軟件，例如，“l(fā)ogisim”軟件的虛擬仿真來(lái)檢查這個(gè)小型實(shí)驗(yàn)室門禁系統(tǒng)的設(shè)計(jì)是否達(dá)到要求。通過(guò)以上實(shí)驗(yàn)的設(shè)計(jì)、仿真、驗(yàn)證3個(gè)訓(xùn)練過(guò)程使同學(xué)們掌握小型電路系統(tǒng)的設(shè)計(jì)、仿真、調(diào)試方法以及電路模塊封裝的方法。3、實(shí)

11、驗(yàn)所用設(shè)備Logisim2.7.1軟件一套。4、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)場(chǎng)景：某小型保密實(shí)驗(yàn)室需要安裝一個(gè)門禁系統(tǒng)，用于監(jiān)測(cè)、控制和顯示該實(shí)驗(yàn)室內(nèi)上班人數(shù)，該實(shí)驗(yàn)室只有一個(gè)門，最多只能容納15人。假設(shè)員工進(jìn)出實(shí)驗(yàn)室都要刷校園卡，并且保證一次刷卡后有且只有一人能進(jìn)出。實(shí)驗(yàn)室空置時(shí)人數(shù)顯示為0，刷卡進(jìn)入時(shí)實(shí)驗(yàn)室人數(shù)加1，刷卡離開時(shí)實(shí)驗(yàn)室人數(shù)減1。當(dāng)實(shí)驗(yàn)室滿員時(shí)，還有員工在門外刷卡進(jìn)入時(shí)，門禁系統(tǒng)“不”動(dòng)作，系統(tǒng)報(bào)警提示滿員。使用logisim軟件對(duì)小型電路進(jìn)行虛擬實(shí)驗(yàn)仿真，除邏輯門、觸發(fā)器、7段數(shù)碼顯示管外，不能直接使用logisim提供的邏輯元件庫(kù)，具體要求如下。（1）設(shè)計(jì)一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器電路并進(jìn)行

12、封裝和驗(yàn)證它的正確性用D觸發(fā)器設(shè)計(jì)一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器，并進(jìn)行封裝。該計(jì)數(shù)器有一個(gè)清零端CLR、一個(gè)累加計(jì)數(shù)脈沖端CPU（輸入刷卡進(jìn)入請(qǐng)求）、一個(gè)累減計(jì)數(shù)脈沖端CPD（輸入刷卡離開請(qǐng)求），四個(gè)計(jì)數(shù)輸出端QDQCQBQA記錄當(dāng)前實(shí)驗(yàn)室人數(shù)。將設(shè)計(jì)好的4位二進(jìn)制可逆計(jì)數(shù)器進(jìn)行封裝，生成一個(gè)“私有”庫(kù)元件，以便后續(xù)實(shí)驗(yàn)使用，4位二進(jìn)制可逆計(jì)數(shù)器邏輯符號(hào)參見圖2-1所示。SD SC SB SACPUCLR 四位二進(jìn)制可逆計(jì)數(shù)器 DCP 報(bào)警符號(hào)邏輯系統(tǒng)封裝后的門禁 CLRUCPg f e d c b a g f e d c ba CPD圖2-1 “私有”的一個(gè)4位二進(jìn)制可逆計(jì)數(shù)器（2）用實(shí)驗(yàn)1中已

13、封裝的“先行進(jìn)位的四位二進(jìn)制并行加法器”設(shè)計(jì)一個(gè)將實(shí)驗(yàn)室內(nèi)人數(shù)轉(zhuǎn)換成8421BCD碼的電路用實(shí)驗(yàn)一中已封裝的“先行進(jìn)位的四位二進(jìn)制并行加法器”和適當(dāng)?shù)倪壿嬮T將二進(jìn)制數(shù)表示的實(shí)驗(yàn)室人數(shù)轉(zhuǎn)換成兩位十進(jìn)制數(shù)的8421BCD碼。（3）設(shè)計(jì)7段譯碼器，并采用“7段數(shù)碼顯示管”顯示人數(shù)的電路設(shè)計(jì)一個(gè)7段譯碼器（參考書的7448芯片），將兩位十進(jìn)制數(shù)的8421BCD碼表示的實(shí)驗(yàn)室人數(shù)用“7段數(shù)碼顯示管”顯示出來(lái)。該7段譯碼器有四個(gè)輸入A3A2A1A0和七個(gè)輸出abcdefg, A3A2A1A0為8421BCD碼，abcdefg為7段數(shù)碼顯示管對(duì)應(yīng)的段。（4）設(shè)計(jì)當(dāng)實(shí)驗(yàn)室滿員時(shí)，門禁“不”動(dòng)作，系統(tǒng)報(bào)警提示滿

14、員的電路當(dāng)實(shí)驗(yàn)室滿員時(shí)，在累加計(jì)數(shù)脈沖端CPU輸入刷卡進(jìn)入請(qǐng)求，計(jì)數(shù)輸出端數(shù)據(jù)保持不變，門禁“不”動(dòng)作，系統(tǒng)報(bào)警提示滿員。當(dāng)實(shí)驗(yàn)室空時(shí)，邏輯上不會(huì)有實(shí)驗(yàn)室內(nèi)累減計(jì)數(shù)脈沖端CPD輸入刷卡離開請(qǐng)求。為防止信號(hào)干擾，在計(jì)數(shù)輸出為0時(shí)，若CPD端有脈沖，也應(yīng)使計(jì)數(shù)輸出端數(shù)據(jù)保持不變，門禁“不”動(dòng)作，但不用報(bào)警。（5）設(shè)計(jì)小型實(shí)驗(yàn)室門禁系統(tǒng)電路并進(jìn)行封裝和驗(yàn)證它的正確性設(shè)計(jì)滿足要求的小型實(shí)驗(yàn)室門禁系統(tǒng)電路并進(jìn)行封裝，生成一個(gè)小型實(shí)驗(yàn)室門禁系統(tǒng)芯片，封裝后的小型實(shí)驗(yàn)室門禁系統(tǒng)邏輯符號(hào)參見圖2-2所示。十位：7段數(shù)碼顯示管個(gè)位：7段數(shù)碼顯示管圖2-2 封裝后的小型實(shí)驗(yàn)室門禁系統(tǒng)5、實(shí)驗(yàn)方案設(shè)計(jì)（1）設(shè)計(jì)一個(gè)

15、四位二進(jìn)制可逆計(jì)數(shù)器電路經(jīng)分析采用異步時(shí)序邏輯電路，根據(jù)題意列出四位二進(jìn)制可逆計(jì)數(shù)器的二進(jìn)制狀態(tài)表如表2-1所示.表2-1四位二進(jìn)制可逆計(jì)數(shù)器的二進(jìn)制狀態(tài)表現(xiàn)態(tài)Q3Q2Q1Q0次態(tài)Q3n+1Q2n+1Q1n+1Q0n+1CPUCPD0000000111110001001000000010001100010011010000100100010100110101011001000110011101010111100001101000100101111001101010001010101110011011110010101100110110111101111011001110111111011111

16、00001110根據(jù)表2-1所示狀態(tài)表，采用D觸發(fā)器，可確定在輸入脈沖作用下的狀態(tài)轉(zhuǎn)移關(guān)系和激勵(lì)函數(shù)真值表，如表2-2所示。表2-2 狀態(tài)轉(zhuǎn)移關(guān)系及激勵(lì)函數(shù)真值表輸入現(xiàn)態(tài)次態(tài)狀態(tài)跳變激勵(lì)函數(shù)CPDCPUQ3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Q3Q2Q1Q0C3D3C2D2C1D1C0D00100000001ddd100010010dd1000100011ddd100110100d10001000101ddd101010110dd1001100111ddd101111000100010001001ddd110011010dd1010101011ddd110111100d1001

17、1001101ddd111011110dd1011101111ddd11111000000001000001111111100010000ddd000100001dd0100110010ddd001000011d01101010100ddd001100101dd0101110110ddd010000111011110011000ddd010101001dd0110111010ddd011001011d01111011100ddd011101101dd0111111110ddd0利用卡諾圖化簡(jiǎn)得到D3=Q3D2=Q2D1=Q1D0=Q0在加計(jì)數(shù)時(shí)，CPU有脈沖，通過(guò)觀察表6-2可以看出C3所要求

18、的觸發(fā)信號(hào)可由Q2Q1Q0提供，C2所要求的觸發(fā)信可由Q1Q0提供，C1所要求的觸發(fā)信號(hào)可由Q0提供，C0所要求的觸發(fā)信號(hào)可由CPU提供.在減計(jì)數(shù)時(shí)，CPD有脈沖，通過(guò)觀察表6-2可以看出C3所要求的觸發(fā)信號(hào)可由Q2Q1Q0提供，C2所要求的觸發(fā)信號(hào)可由Q1Q0提供，C1所要求的觸發(fā)信號(hào)可由Q0提供，C0所要求的觸發(fā)信號(hào)可由CPU提供.綜合加計(jì)數(shù)和減計(jì)數(shù)，可知C0=CPU+CPDC1=Q0CPU+Q0CPDC2=Q1Q0CPU+Q1Q0CPDC3=Q2Q1Q0CPU+Q2Q1Q0CPD使用Logism做出電路圖如圖2-1所示：圖2-1 一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器圖2-2四位二進(jìn)制可逆計(jì)數(shù)器封裝圖

19、（2）用實(shí)驗(yàn)一中已封裝的“先行進(jìn)位的四位二進(jìn)制并行加法器”設(shè)計(jì)將實(shí)驗(yàn)室內(nèi)人數(shù)轉(zhuǎn)換成8421BCD碼的電路由題意可列出四位二進(jìn)制數(shù)和8421碼的對(duì)應(yīng)關(guān)系，如表2-3所示表2-3 四位二進(jìn)制數(shù)與8421碼對(duì)應(yīng)表十進(jìn)制數(shù)輸入(4位二進(jìn)制數(shù))輸出(8421碼)修正控制NA3A2A1A0C4S8S4S2S1Z000000000001000100001020010000100300110001104010000100050101001010601100011007011100111081000010000910010100101010101000011110111000111211001001011311

20、01100111141110101001151111101011利用卡諾圖化簡(jiǎn)得到修正控制Z=A3A2+A3A1=A3(A2+A1)修正方式為S3S2S1S0+0ZZ0據(jù)此可以畫出四位二進(jìn)制數(shù)轉(zhuǎn)8421碼的電路圖如圖2-3和圖2-4所示：圖2-3 四位二進(jìn)制數(shù)轉(zhuǎn)8421碼電路圖圖2-4 四位二進(jìn)制數(shù)轉(zhuǎn)8421碼封裝圖（3）設(shè)計(jì)7段譯碼器，并采用“7段數(shù)碼顯示管”顯示人數(shù)的電路（A）設(shè)計(jì)一個(gè)7段譯碼器7段譯碼器的真值表如表2-4所示:表2-4 7段譯碼器真值表輸入輸出A3A2A1A0abcdefg00001111110000101100000010110110100111111001010001

21、100110101101101101100011111011111100001000111111110011110011101000011011011001100111000100011110110010111110000111111110000000利用卡諾圖化簡(jiǎn)得：a=A2A1A0+A3A2A1+A3A2A0+A3A1A0b= A3A2+A1A0+A2A1+A3A1A0c= A3A2+A2A1+A2A0d= A2A1A0+A2A0+A2A1A0+ A2A1A0e= A1A0+A2A0f= A1A0+A2A1+A3A2A1+A2A0g= A2A1+ A3A2+A2A1+A1A0使用logis

22、im做出電路圖，如圖2-5所示圖2-5 7段譯碼器（B）設(shè)計(jì)用“7段數(shù)碼顯示管”顯示人數(shù)的邏輯電路將四位二進(jìn)制數(shù)轉(zhuǎn)8421碼的十位輸出和個(gè)位輸出分別連接到兩個(gè)7段譯碼器上，然后將7段譯碼器連接到數(shù)碼顯示管得到顯示實(shí)驗(yàn)室人數(shù)的電路，電路的輸入是二進(jìn)制數(shù)表示的實(shí)驗(yàn)室人數(shù)圖2-6 用7段數(shù)碼顯示管顯示實(shí)驗(yàn)室人數(shù)的電路（4）設(shè)計(jì)當(dāng)實(shí)驗(yàn)室滿員時(shí)，門禁“不”動(dòng)作，系統(tǒng)報(bào)警提示滿員的電路當(dāng)實(shí)驗(yàn)室滿員時(shí)計(jì)數(shù)器輸出均是高電平，將4個(gè)輸出端與后得到滿員狀態(tài)的信號(hào)。當(dāng)實(shí)驗(yàn)室無(wú)人時(shí)計(jì)數(shù)器的輸出均是低電平，將4個(gè)輸出端或后得到無(wú)人狀態(tài)信號(hào)。利用A0=0，A+0=A，設(shè)滿員信號(hào)為M，無(wú)人信號(hào)為N，有：M=SDSCSBSA

23、N=SD+SC+SB+SA將U和M與后接入芯片的CPU，則當(dāng)未滿員時(shí)，U的脈沖可傳遞到芯片的CPU，當(dāng)滿員時(shí)，U來(lái)脈沖時(shí)和0與，結(jié)果為0，脈沖未傳遞到芯片的CPU。將D和N與后接入芯片的CPD，則當(dāng)有人時(shí)，U的脈沖可傳遞到芯片的CPD，當(dāng)無(wú)人時(shí)，D來(lái)脈沖時(shí)和0與，結(jié)果為0，脈沖未傳遞到芯片的CPD。據(jù)此寫出CPU和CPD的表達(dá)式CPU=UMCPD=DN當(dāng)滿員信號(hào)為1且U來(lái)了脈沖，進(jìn)行報(bào)警，報(bào)警信號(hào)A的表達(dá)式為A=UM使用logism作圖，結(jié)果如圖2-7所示圖2-7 報(bào)警電路（5）設(shè)計(jì)小型實(shí)驗(yàn)室門禁系統(tǒng)電路將報(bào)警系統(tǒng)四位二進(jìn)制數(shù)轉(zhuǎn)8421碼的芯片，然后通過(guò)7段譯碼器連接數(shù)碼管，得到電路如圖2-8所示。圖2-8 小型實(shí)驗(yàn)室門禁系統(tǒng)電路圖2-9 小型實(shí)驗(yàn)室門禁系統(tǒng)封裝電路6、實(shí)驗(yàn)結(jié)果記錄（1）給出