國(guó)際半導(dǎo)體技術(shù)路線圖【國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖(ITRS)XX年版綜述(三)】

1、國(guó)際半導(dǎo)體技術(shù)路線圖【國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖(ITRS)XX 年版綜述 (3) 】3嚴(yán)峻的挑戰(zhàn)我們將半導(dǎo)體技術(shù)未來面臨的挑戰(zhàn)分為“近期 ( 從現(xiàn)在開始直至xx 年) ”和“遠(yuǎn)期 (xx 年以后 ) ”兩部分。3.1 概述工業(yè)界的持續(xù)研發(fā)努力使得按比例縮小的進(jìn)程重新加速并多樣化。閃存器件的按比例縮小仍然是 2 年一個(gè)周期 , 直至 xx 年。 MPU 則是兩年半一個(gè)周期 , 直至 xx 年; 而 DRAM則是 3 年一個(gè)周期。因此 , “節(jié)點(diǎn) (node) ”這個(gè)詞不再能夠?qū)夹g(shù)發(fā)展趨勢(shì)進(jìn)行清晰的定義。 在“工藝集成、器件和結(jié)構(gòu)”一章中 , 我們可以看到有很多種改進(jìn) MOSFET 性能的方法

2、, 我們稱之為平面體 MOSFET、FD-SOI MOSFET和 Fin-FET 的“并行發(fā)展”。ITRS 已經(jīng)開始進(jìn)入新的時(shí)代 , 業(yè)界開始應(yīng)對(duì) CMOS按比例縮小的理論極限問題。有很多技術(shù)方面的挑戰(zhàn) , 包括圖形生成、先進(jìn)材料、形變工程 ( 特別是對(duì)非平面器件結(jié)構(gòu) ), 結(jié)的漏電、工藝控制 , 以及可制造性等。這些技術(shù)挑戰(zhàn)還包括 CMOS器件和新的類型的存儲(chǔ)器器件的SoC和 SiP 集成。為了實(shí)現(xiàn)半導(dǎo)體工業(yè)的持續(xù)發(fā)展 , 需要面對(duì)所有這些基礎(chǔ)性的問題。每個(gè)國(guó)際技術(shù)工作組提出的困難和挑戰(zhàn)收集在一起 , 歸總成為“綜述”一章中的“嚴(yán)峻的挑戰(zhàn)”一節(jié)。這一節(jié)是為了幫助讀者從整體上把握重大技術(shù)問題。

3、這些困難和挑戰(zhàn)分成兩大類 : 一是提高性能 ; 二是經(jīng)濟(jì)有效地進(jìn)行生產(chǎn)。它們也被歸結(jié)在路線圖的“近期 ( 從 xx 年到 xx 年) ”和“遠(yuǎn)期( 從 xx 年到 2024 年) ”時(shí)間框架之內(nèi)。3.2近期的挑戰(zhàn)3.2.1提高性能1. 邏輯器件的按比例縮小 工藝集成、器件和結(jié)構(gòu) , 前端工藝 ,建模和模擬 , 以及計(jì)量 平面 CMOS工藝的按比例縮小將面臨著顯著的挑戰(zhàn)。按比例縮小的常規(guī)路徑是通過減薄柵介質(zhì)的厚度 , 縮短?hào)砰L(zhǎng) , 并增加溝道摻雜濃度。這種方法可能不再滿足性能和功耗所設(shè)定的應(yīng)用需求。 新材料系統(tǒng)和新的器件架構(gòu)的引入 , 以及連續(xù)工藝控制的改善 , 需要突破按比例縮小的壁壘。等效柵

4、氧化層厚度 (EOT)的減薄將繼續(xù)成為嚴(yán)峻的挑戰(zhàn), 特別是對(duì)高性能和低運(yùn)行功耗應(yīng)用來說, 更是如此 , 盡管高金屬柵材料(HKMG)已經(jīng)開始得到使用。界面層的按比例縮小和 / 或硅 - 高界面的質(zhì)量對(duì) 22 nm 及更先進(jìn)的技術(shù)代的 EOT按比例縮小來說 , 是十分重要的。引入更高介電常數(shù) ( 高 ) 的介質(zhì)材料 , 同時(shí)又抑制由于帶隙變窄引起的隧穿電流 , 也是近期需要面對(duì)的挑戰(zhàn)。需要綜合優(yōu)化完整的柵層疊材料系統(tǒng)、 最優(yōu)的器件特征 ( 功耗和性能 ) 以及成本。這些材料的變化給 MOSFET技術(shù)帶來了嚴(yán)峻的挑戰(zhàn) , 而二氧化硅 / 多晶硅在長(zhǎng)期以來作為最可靠的柵層疊系統(tǒng)一直扮演著關(guān)鍵的角色。

5、平面 MOSFET需要高溝道摻雜以控制短溝效應(yīng) , 需要折中的因素是遷移率退化和增加的漏電功耗。在按比例縮小的器件中 , 使用摻雜來控制閾電壓也會(huì)導(dǎo)致閾電壓的離散性的增加 , 在電源電壓按比例降低的過程中 , 給電路設(shè)計(jì)帶來了困難。預(yù)期將會(huì)出現(xiàn)新的器件結(jié)構(gòu) , 例如多柵 MOSFET(例如 finFET) 和超薄體 FD-SOI。特別困難的問題是對(duì)超薄 MOSFET的厚度的控制 , 包括它的離散性。對(duì)這些問題的解決方案應(yīng)該是在電路設(shè)計(jì)和系統(tǒng)架構(gòu)方面同時(shí)進(jìn)行改善。2. 存儲(chǔ)器器件的按比例縮小 工藝集成、器件和結(jié)構(gòu) , 新興器件研究 , 前端工藝 , 建模和模擬 , 以及計(jì)量 工業(yè)界的持續(xù)研發(fā)努力

6、使得按比例縮小技術(shù)得以加速并變得多樣化?；A(chǔ)的存儲(chǔ)器包括獨(dú)立的和嵌入式的DRAM、SRAM以及 NAND和 NOR閃存。新型的存儲(chǔ)器包括硅 / 氧化層 / 氮化層 / 氧化層 / 硅(SONOS)、鐵電 RAM(FeRAM)、磁 RAM(MRAM)和相變存儲(chǔ)器 (PCM)。DRAM 器件的挑戰(zhàn)是 : 在特征尺寸不斷減小的情況下實(shí)現(xiàn)足夠的存儲(chǔ)電容 , 高介質(zhì)實(shí)現(xiàn) , 低漏電流存取器件設(shè)計(jì) , 以及對(duì)字線和位線的低方塊電阻材料。對(duì)獨(dú)立的 DRAM,高材料當(dāng)前被用于 SIS 結(jié)構(gòu)的溝槽電容器。在 xx 年, 需要實(shí)現(xiàn)金屬頂部電極 , 而在 xx 年, 當(dāng) 50 nm 以下的特征尺寸需要使用介電常數(shù)高

7、于 60 的介質(zhì)時(shí) , 可能需要實(shí)現(xiàn)帶有高介質(zhì)的完整的 MIM結(jié)構(gòu)。在 SOC應(yīng)用中 , 嵌入式的 DRAM將帶來新增的集成方面的挑戰(zhàn) , 例如 : 層疊電容器周圍的深接觸孔所需的接地規(guī)則和邏輯器件的接觸接地規(guī)則之間的匹配。與層疊電容器相比 , 溝槽 DRAM所需的先進(jìn)電容器材料要推遲幾年才能實(shí)現(xiàn) , 然而 , 對(duì)層疊電容器 DRAM的單元尺寸因子是 6, 而溝槽DRAM的單元尺寸因子仍然是 8。用于溝槽電容器的新的單元概念 , 依賴于能否使用 3D陣列晶體管結(jié)構(gòu)對(duì)常規(guī)的平面轉(zhuǎn)移器件進(jìn)行替代 ,預(yù)期在 65 nm 技術(shù)代將得到使用 , 以緩解器件的按比例縮小問題。閃存市場(chǎng)的快速膨脹將使得業(yè)界更

8、加關(guān)注這些器件的材料和工藝方面的挑戰(zhàn)。隨著它們市場(chǎng)的加速發(fā)展, 閃存器件正在成為關(guān)鍵尺寸按比例縮小和材料技術(shù)的新的技術(shù)驅(qū)動(dòng)力。NAND閃存器件的有效尺寸 F, 現(xiàn)在看起來要領(lǐng)先于DRAM的半節(jié)距尺寸。閃存器件的關(guān)鍵挑戰(zhàn)是隧道介質(zhì)的不可按比例縮小性、 多晶間介質(zhì)的不可按比例縮小性、介質(zhì)材料特性 , 以及尺寸的控制等。在閃存器件中 , 連續(xù)的按比例縮小和寫入電壓的降低需要使用更薄的多晶間氧化物和隧道氧化物。隧道氧化物必須要足夠厚 , 以保證足夠的保持時(shí)間 ; 同時(shí)要足夠薄 , 使得擦除 / 寫入比較容易。多晶間介質(zhì)必須要足夠厚 , 以保證保持時(shí)間 ; 同時(shí)需要足夠薄 , 以便保持幾乎恒定的耦合比。

9、隨著相鄰的多晶硅柵的縮小 , 控制柵多晶硅和浮柵的邊緣的交迭將不再可行。因此 , 高層間介質(zhì)需要保持可接受的耦合比水平。閃存的挑戰(zhàn)也包括進(jìn)入主流制造領(lǐng)域 , 以及新的存儲(chǔ)器類型和存儲(chǔ)概念 , 例如 MRAM、相變存儲(chǔ)器和 FeRAM。MRAM單元尺寸的可按比例縮小性和寫入功耗的降低需要在 xx 年就得到解決。 FeRAM的關(guān)鍵問題與單元的耐久性、電源和單元尺寸的可按比例縮小性有關(guān)。 MRAM和 FeRAM 繼續(xù)發(fā)展的另一個(gè)困難是它們可以經(jīng)濟(jì)有效地和邏輯電路技術(shù)集成在一起。 FeRAM要更加困難一些 , 而 MRAM看起來似乎更加適合與后道流程集成在一起。如果能成功實(shí)現(xiàn)交叉點(diǎn)二極管 (cross

10、-point 和 3D集成的話 , 那么 , 合成 / 過渡金屬氧化物阻性單元diode)(Complex/transitional metal oxides resistive cell)有潛力用于高密度應(yīng)用。3. 高性能和低成本的 RF和模擬 / 混合信號(hào)解決方案 用于無(wú)線通信的射頻和模擬 / 混合信號(hào)技術(shù) 在 4. 新的柵層疊工藝和材料 工藝集成、器件和結(jié)構(gòu) , 以及前端工藝 等效柵氧化層厚度的不斷降低 , 已經(jīng)開始成為與未來器件按比例縮小相關(guān)聯(lián)的最困難的挑戰(zhàn)之一。 更高的介電常數(shù) ( 高 ) 和金屬柵電極需要在 xx 年前后開始引入。及時(shí)實(shí)現(xiàn)這些技術(shù) , 將需要應(yīng)當(dāng)對(duì)多個(gè)挑戰(zhàn)性的問題

11、, 包括對(duì)柵電極功函數(shù)的適當(dāng)調(diào)節(jié) , 保證充分的溝道遷移率 , 以及柵層疊的完整性等。由于界面層的控制和高材料的可用性等問題 , 在集成器件中 ,5? 以下的高材料的可按比例縮小性仍然是一個(gè)嚴(yán)峻的挑戰(zhàn)。 對(duì)遷移率和柵介質(zhì)漏電流的影響是在這個(gè)高度按比例縮小的 EOT水平上需要積極應(yīng)對(duì)的問題。此外 , 高材料的可靠性 , 包括介質(zhì)擊穿特性 ( 硬擊穿和軟擊穿 ), 晶體管的不穩(wěn)定性 ( 電荷陷阱、功函數(shù)穩(wěn)定性、金屬離子游離或擴(kuò)散 ) 等問題 , 都必須要解決。在 xx 年, 在先進(jìn)的微處理器中實(shí)現(xiàn)了基于硅的場(chǎng)效應(yīng)晶體管的柵層疊方面的重要突破 , 即使用基于鉿的介質(zhì) ( 介電常數(shù)值大約為 20)來取

12、代氮化 SiO2 介質(zhì)。摻 n 的和摻 p 的多晶硅柵電極也被雙功函數(shù)金屬柵所取代 , 消除了多晶硅的耗盡效應(yīng)。 然而 , 使用適當(dāng)?shù)慕饘贃挪⒃?16 nm 技術(shù)代將柵氧化層的 EOT減薄到 0.8 nm 以下 , 以及在 16 nm技術(shù)代以后減薄到 0.6 nm以下 , 仍然是未來與器件按比例縮小相關(guān)的最嚴(yán)峻的挑戰(zhàn)。需要更高介電常數(shù)的介質(zhì)并具有和硅之間的足夠的導(dǎo)帶和價(jià)帶的便宜 , 以及更薄的界面二氧化硅層。減少多柵器件的柵層疊的界面態(tài)是 16 nm及更先進(jìn)的技術(shù)代的嚴(yán)峻挑戰(zhàn)之一。另一個(gè)關(guān)鍵的挑戰(zhàn)是高介質(zhì)和硅之間的界面層的按比例縮小 , 同時(shí)不產(chǎn)生由越來越明顯的庫(kù)侖散射和遠(yuǎn)程聲子散射導(dǎo)致的溝道

13、遷移率惡化。 更高遷移率的材料 , 例如鍺 , 鍺硅 , 以及 III-V 族化合物半導(dǎo)體 , 將會(huì)被用來增強(qiáng)溝道載流子輸運(yùn)能力 , 這給未來的高介質(zhì)層疊帶來額外的困難 , 這是因?yàn)閷盈B結(jié)構(gòu)的表面特性比較復(fù)雜 , 并缺乏高質(zhì)量的自然的界面氧化層。必須要解決對(duì)更新的高氧化層材料的可靠性的要求 , 包括介質(zhì)擊穿特性 ( 硬擊穿和軟擊穿 ), 晶體管不穩(wěn)定 ( 電荷陷阱、功函數(shù)穩(wěn)定性等 ) 。DRAM 的不斷地按比例縮小使得我們必須在更小的單元面積中制備存儲(chǔ)器電容 , 同時(shí) , 為了保證被存儲(chǔ)數(shù)據(jù)的可靠性 , 也要求電容數(shù)值至少不能低于 2535 fF 。這導(dǎo)致了高介電常數(shù) ( 高 ) 介質(zhì)材料的引

14、入 , 例如四方晶系的氧化鋯、氧化鉭、摻雜 Ba/Ti 的高介質(zhì)或這些材料的多組分層疊結(jié)構(gòu) , 以及 3D 存儲(chǔ)器結(jié)構(gòu)。在亞 45 nm技術(shù)代之后將等效氧化層厚度縮減到 3 ? 以下 , 同時(shí)保持很低的漏電流水平 ( 每單元幾 fA), 是 DRAM工業(yè)界面臨的一個(gè)嚴(yán)峻挑戰(zhàn)。另一方面 , 對(duì)閃存器件 , 持續(xù)的按比例縮小和寫入電壓的降低 , 將需要使用更薄的多晶間和隧道氧化層。 隧道氧化層必須要足夠厚以保證足夠的保持時(shí)間 , 但同時(shí)它也需要足夠地薄 , 以使得擦除和寫入變得更加容易。而多晶間的氧化物也必須要足夠厚以保證保持時(shí)間 , 同時(shí)又要足夠薄以保證幾乎恒定的耦合比。 這個(gè)困難的折衷問題阻礙

15、了按比例縮小 , 這需要將高材料和 3D 結(jié)構(gòu)的器件引入到閃存工藝。盡管通過電荷陷阱層或內(nèi)嵌的納米晶體層來取代浮柵會(huì)對(duì)按比例縮小有所幫助 , 但是 , 在讀寫循環(huán)中 , 如何在按比例縮小的器件空間內(nèi)的陷阱層中保持足夠多的電荷量以確保充分的讀出裕度 , 是一個(gè)嚴(yán)峻的挑戰(zhàn)。這在多級(jí)單元 (MLC)中將變得更加嚴(yán)峻 , 在 MLC中, 不同的存儲(chǔ)位之間只有不到十個(gè)電子的差別。5.32 nm和 22 nm 半節(jié)距 光刻 32 nm半節(jié)距是光刻成像方案的一個(gè)關(guān)鍵的轉(zhuǎn)折點(diǎn)。 193 nm的水浸沒工藝的有限的數(shù)值孔徑難以充分解決這個(gè)節(jié)距的問題 , 除非通過雙圖形生成或曝光過程 , 將密集的節(jié)距分離成為更大的

16、節(jié)距。 然而 ,光刻的成本也將加倍。波長(zhǎng)降至 13.5 nm 的遠(yuǎn)紫外線光刻 (EUVL), 要比 ArF 激光的水浸沒式光刻的波長(zhǎng)短一個(gè)數(shù)量級(jí) , 給工業(yè)界帶來了發(fā)展摩爾定律的明確的希望。在半節(jié)距達(dá)到 11 nm 之前 , 不需要二次曝光 , 因此 , 對(duì)設(shè)計(jì)規(guī)則的限制會(huì)更少。然而 ,EUVL仍然需要高能量、高效率的光源、更耐久的光刻膠、無(wú)缺陷和高平整度的掩模板 , 以及相關(guān)的基礎(chǔ)設(shè)施。 在這些領(lǐng)域內(nèi)的開發(fā)工作是很繁重的。 多電子束無(wú)版光刻還處于早期開發(fā)階段 , 它有潛力消除掩模板存在的問題 , 取消一些限制性較強(qiáng)的設(shè)計(jì)規(guī)則 , 并提供制造的靈活性。已經(jīng)有兩種早期的級(jí)設(shè)備在開發(fā)之中。 在展示

17、高分辨率成像和 CD控制方面 , 已經(jīng)取得了一些進(jìn)展。還需要在制造設(shè)備的開發(fā)時(shí)間表、成本、缺陷、套刻精度、光刻膠等領(lǐng)域進(jìn)行研究。對(duì) 22 nm半節(jié)距光刻來說 , 水浸沒的 193 nm掃描器和雙圖形生成方法 , 會(huì)嚴(yán)重地影響極大的掩模版誤差增強(qiáng)因子 (mask error enhancement factor,MEEF) 、晶圓線條邊緣粗糙性和設(shè)計(jì)規(guī)則限制等問題。通過兩次以上通過圖形生成工具可以以更高成本為代價(jià)對(duì)上述問題有所緩解。 EUV系統(tǒng)的數(shù)值孔徑必須要提高到 0.36 以上 , 以便能夠使 k1 系數(shù)和用于 32 nm半節(jié)距的 0.25 的半節(jié)距可比。增加成像透鏡的數(shù)量是可能的 , 但是

18、會(huì)導(dǎo)致需要更高的能量源并限制吞吐率 , 因此 , 在經(jīng)濟(jì)上是缺乏吸引力的。多電子束無(wú)版光刻屆時(shí)將會(huì)得到更好的開發(fā) , 但是它無(wú)法支持在相同光刻場(chǎng)尺寸下增加像素?cái)?shù)量所需的高寫入速率或并行操作。如果能夠?qū)崿F(xiàn)每次曝光和工藝的成本不變 , 并且面積和基于掩模版的曝光工具類似 , 則它將很可能成為邏輯電路和存儲(chǔ)器應(yīng)用中最為經(jīng)濟(jì)的、受到廣泛歡迎的解決方案。6. 掩模版 光刻 掩模版技術(shù)正在變得越來越昂貴和困難。掩模版的成本每經(jīng)歷一代 , 都會(huì)大幅上升。不斷增加的分辨率加上越來越大的掩模版誤差增強(qiáng)因子 (mask error enhancement factor,MEEF), 以及更高水平的母版增強(qiáng)技術(shù) (

19、reticle enhancement technology,RET) 使得掩模版的關(guān)鍵尺寸不均勻性和放置精度都難以得到滿足。 掩模版的特征尺寸正在向亞分辨率 (sub-resolution) 方向發(fā)展 , 而有限的吸收厚度和極化的照明使得這些問題變得更加惡化。遠(yuǎn)紫外線 (EUV)掩模版的要求更加嚴(yán)格 , 它需要無(wú)缺陷的超平基板 , 并且需要在無(wú)保護(hù)膜的情況下曝光。檢驗(yàn)先進(jìn)掩模版是非常昂貴和費(fèi)時(shí)的。對(duì)現(xiàn)實(shí)的檢驗(yàn)波長(zhǎng)來說 , 檢驗(yàn)的分辨率已經(jīng)接近極限。 對(duì)光化學(xué)的掩模版的檢測(cè)和驗(yàn)證最終對(duì)EUVL來說是不可避免的。這又進(jìn)一步增加了 EUV掩模版基礎(chǔ)設(shè)施的成本和復(fù)雜性。7. 光刻膠 光刻 光刻膠的線

20、條邊緣粗糙度 (Line edge roughness,LER) 一直保持在相同的絕對(duì)值水平上 , 因此 , 它占關(guān)鍵尺寸的百分比更大了。 隨著圖形的幾何尺寸的縮小 , 散粒噪聲開始成為問題。光刻膠在顯影以后的坍塌將會(huì)限制其高寬比在 2.5-3 之間 , 因此 , 減薄了每一代工藝進(jìn)步后的絕對(duì)光刻膠厚度。通過使用浸沒式光刻技術(shù) , 光刻膠材料的顯影過程必須要保證盡可能少出現(xiàn)由光刻膠引發(fā)的缺陷率 , 這進(jìn)一步限制了材料的選擇。對(duì) EUVL,光刻膠的氣體釋放會(huì)對(duì)精密的反射性光學(xué)表面形成污染。 在為實(shí)現(xiàn)高吞吐率而選擇高靈敏度光刻膠、為降低散粒噪聲而選擇低靈敏度光刻膠、低LER等因素之間的折衷 , 將

21、帶來更多的問題 , 而不僅僅是光刻膠坍塌問題。電子束光刻膠也必須在靈敏度、散粒噪聲和LER之間進(jìn)行折衷。但是靈敏度要求不像EUVL那么高。8.CD和 LEFF控制 前端工藝 , 光刻 , 工藝集成、器件和結(jié)構(gòu) 隨著柵長(zhǎng)的激進(jìn)的按比例縮小, 關(guān)鍵尺寸 (CriticalDimension,CD) 的控制歷來都是光刻和刻蝕領(lǐng)域內(nèi)比較嚴(yán)峻的挑戰(zhàn)之一。特別是近來通常利用光刻膠的減量應(yīng)用和邊墻的剖面控制來使有效柵長(zhǎng) (Leff) 最小化 , 這使得關(guān)鍵尺寸控制變得越來越困難。盡管可接受的柵長(zhǎng) 3離散性被光刻和刻蝕技術(shù)以一個(gè)最優(yōu)的比例分擔(dān) , 但是兩種技術(shù)的容差都已經(jīng)接近了它們的極限。 目的在于提高設(shè)計(jì)規(guī)

22、則性的、限制性越來越強(qiáng)的設(shè)計(jì)規(guī)則已經(jīng)成為幫助實(shí)現(xiàn)近期按比例縮小的關(guān)鍵尺寸控制的主要促進(jìn)因素。線條邊緣粗糙度 (LER) 已經(jīng)成為器件離散性的關(guān)鍵因素。 對(duì) LER的控制將給圖形生成工藝 ( 刻蝕和光刻 ) 和計(jì)量工作在精度和吞吐率方面帶來了嚴(yán)峻的挑戰(zhàn)。此外 , 新的柵材料和非平面晶體管結(jié)構(gòu)的引入面臨著多得多的挑戰(zhàn) , 包括選擇性刻蝕工藝和受控邊墻特征的各向異性等。9.引入新材料以滿足導(dǎo)電性和介電常數(shù)的需求 互連 為了盡量減少信號(hào)傳輸?shù)难舆t, 工業(yè)界已經(jīng)在 130 nm 工藝中通過雙金屬鑲嵌工藝引入了高電導(dǎo)率金屬和低介電常數(shù)( 低 ) 材料。在45 nm技術(shù)代已經(jīng)開始引入更低介電常數(shù)的介質(zhì)。持續(xù)

23、按比例縮小的互連給技術(shù)的開發(fā)和制造帶來了越來越大的挑戰(zhàn)。 快速引入新的金屬/ 介質(zhì)系統(tǒng)變得十分重要。 對(duì)低介質(zhì)材料 , 常規(guī)的方法是引入同質(zhì)的多孔低材料。減小由于可是和 CMP工藝造成的值損耗對(duì)更加多孔的材料來說 , 變得越來越重要。另一個(gè)方法是空氣隙。它在低材料中加入更大體積的空氣隙 , 得到了更低的有效值 , 因而十分引人注目。在加入空氣隙的不同的技術(shù)中 , 可使用熱學(xué)方法或紫外線退化的犧牲層方法 , 是低成本方法之一。 此外 , 低材料必須要有足夠強(qiáng)的機(jī)械強(qiáng)度 , 以便能夠經(jīng)歷劃片、封裝和裝配過程而不受到損壞。對(duì)金屬而言 , 由于銅的金屬阻擋層或介質(zhì)界面及晶粒邊界處的電子散射造成的窄銅線

24、的電阻率的上升速度越來越快。此外 , 需要使用非常薄的、保形的低電阻率阻擋層金屬和銅集成在一起 , 以實(shí)現(xiàn)需要的低電阻率和良好的可靠性。10. 設(shè)計(jì)出可制造的互連 互連 導(dǎo)電的和低材料的集成必須要滿足材料、 幾何尺寸、平面性和電學(xué)方面的需求。需要具有良好的機(jī)械、化學(xué)、熱學(xué)和物理特性的低材料和其它可能引起損傷的工藝( 特別是干法和濕法刻蝕、 灰化、濺射和拋光 ) 以有利于制造的方式結(jié)合在一起。缺陷、離散性和成本都必須要特別地考慮以保證實(shí)現(xiàn)可制造的工藝?；ミB技術(shù)的發(fā)展應(yīng)該能夠應(yīng)對(duì)傳統(tǒng)的按比例縮小或功能多樣的等效按比例縮小所面臨的性能、功耗和可靠性問題。 由于傳統(tǒng)的按比例縮小的材料解決方案無(wú)法獲得足

25、夠的性能 , 因此 , 近些年來提出了一些新技術(shù), 例如 3D結(jié)構(gòu)( 包括密集節(jié)距硅通孔 (tight pitch through silicon vias,TSV)或空氣間隙結(jié)構(gòu) , 不同的信令方法 , 新的設(shè)計(jì)和封裝選擇 , 使用不同的物理和激進(jìn)解決方案的新興的互連方案等。 這些創(chuàng)新技術(shù)給新的材料系統(tǒng)、工藝集成和 CMOS兼容性、計(jì)量、可預(yù)測(cè)的建模和用于互連封裝架構(gòu)設(shè)計(jì)的優(yōu)化工具等 , 帶來了嚴(yán)峻的挑戰(zhàn)。11. 電源管理 設(shè)計(jì) 經(jīng)濟(jì)有效地從封裝好的芯片處去除熱量 , 使得在可預(yù)見的未來能夠保持穩(wěn)定。由于晶體管數(shù)量在每個(gè)技術(shù)代翻一番的推動(dòng) , 電源管理現(xiàn)在成了多數(shù)應(yīng)用門類中最主要的問題。 電

26、源管理方面的挑戰(zhàn)需要在多個(gè)層面上進(jìn)行應(yīng)對(duì) , 特別是系統(tǒng)、設(shè)計(jì)和工藝技術(shù)。為了限制系統(tǒng)動(dòng)態(tài)功率和漏電流功率的電路技術(shù)包括 : 多 Vdd、時(shí)鐘分布的優(yōu)化、頻率分級(jí)、互連架構(gòu)、多 Vt 器件、良好的偏置、模塊關(guān)閉等。實(shí)現(xiàn)這些方法所面臨的挑戰(zhàn)包括 : 向系統(tǒng)設(shè)計(jì)需求的向上擴(kuò)展 ,CAD設(shè)計(jì)工具在電源優(yōu)化方面的連續(xù)改善 ( 包括針對(duì)工藝離散性的設(shè)計(jì)魯棒性 ), 以及新器件架構(gòu)在漏電流和性能等方面的需求等。12. 用于高頻 ( 高達(dá) 160 GHz)應(yīng)用的電路元件和系統(tǒng)建模 建模和模擬 對(duì)非準(zhǔn)靜態(tài)效應(yīng)、襯底噪聲、高頻和1/f噪聲、溫度和應(yīng)力與版圖的依賴性和寄生耦合等因素的精確、高效的建模是至關(guān)重要的。

27、在把工藝凝聚到電路建模之前, 需要提高包括統(tǒng)計(jì)數(shù)字 ( 包括關(guān)聯(lián) ) 的計(jì)算機(jī)效率 , 能夠連續(xù)地處理局域和全局的離散性。為了支持對(duì)器件和電路的同時(shí)優(yōu)化 , 需要支持使用工藝、 器件 / 電路模擬的高效功能塊/ 電路級(jí)評(píng)估。需要有能夠用于 III-V 族半導(dǎo)體、 CMOS和高壓器件的簡(jiǎn)化模型。還需要有用于可變電抗器、電感器、高密度電容器、變壓器和傳輸線的簡(jiǎn)化的可按比例縮放的模型。用于 RF簡(jiǎn)化模型的參數(shù)提取或許能夠減少 RF測(cè)量工作。參數(shù)應(yīng)該能夠從標(biāo)準(zhǔn)的 IV 曲線和C-V 測(cè)量中提取出來 , 如果需要的話 , 應(yīng)該能支持模擬。極端的射頻應(yīng)用 , 例如 77 GHz汽車?yán)走_(dá) , 已經(jīng)接近 10

28、0 GHz的范圍。 40 GHz應(yīng)用領(lǐng)域內(nèi)的三次諧波失真需要將諧波建模推至120 GHz。對(duì)具有全局影響的效應(yīng)進(jìn)行建模變得越來越重要, 例如串?dāng)_、襯底回路、襯底耦合、電磁輻射和熱效應(yīng)等等。需要將CAD工具進(jìn)一步提高 , 以支持異質(zhì)集成 (SoC+SiP), 通過對(duì)功能塊、互連、芯片和封裝的交互模擬 , 實(shí)現(xiàn)對(duì)不同技術(shù)的處理 , 并覆蓋和結(jié)合不同的建模、仿真層次以及不同的模擬領(lǐng)域。13. 對(duì)納米結(jié)構(gòu)的前端工藝建模 建模和模擬 先進(jìn)的超淺結(jié)的形成對(duì)支持器件特征的持續(xù)按比例縮小來說 , 是至關(guān)重要的。毫秒級(jí)的退火和 SPER預(yù)期將會(huì)被廣泛用于減少擴(kuò)散并提高激活程度。在毫秒級(jí)的退火和 SPER期間的摻

29、雜物擴(kuò)散 / 激活以及損傷的進(jìn)程的建模能力和對(duì)模型參數(shù)的精確校準(zhǔn) , 是至關(guān)重要的。需要不同的溝道材料來增強(qiáng)遷移率 , 因此 , 需要對(duì)不同的硅基襯底材料進(jìn)行建模 , 包括 Si 、SiGe:C、 Ge、SOI、外延層 , 以及超薄體器件。這類建模也需要考慮一些新增的因素 , 包括 : 薄層中的可能的各向異性、協(xié)同注入和應(yīng)力依賴性、 層上的影響包括界面效應(yīng)和層形成的熱學(xué)過程。需要對(duì)先進(jìn)注入技術(shù)的建模 , 例如使用分子核素來減少損傷等技術(shù)。外延工藝 , 例如 SiGe:C, 需要擴(kuò)展用于具有復(fù)雜幾何形狀的多溝道器件 , 因此 , 對(duì)外延生長(zhǎng)層的建模應(yīng)該包含形狀和形態(tài) , 這對(duì)優(yōu)化外延工藝是很有用

30、處的。 業(yè)界將繼續(xù)廣泛使用應(yīng)力來增強(qiáng)器件遷移率。需要對(duì)應(yīng)力做更精確的建模 , 包括工藝過程中的材料特性演進(jìn) ( 例如退火過程中的塑性變形、由于缺陷生成導(dǎo)致的應(yīng)力松弛等 ) 。需要對(duì)計(jì)量和超淺結(jié) 2D/3D 摻雜、應(yīng)力剖面的反向建模持續(xù)地細(xì)化改善 ,以幫助對(duì)模擬模型和參數(shù)的校正。預(yù)期器件將會(huì)越來越偏離于準(zhǔn) 2D, 成為 3D的器件 , 因此 , 需要更加先進(jìn)的 3D網(wǎng)格 , 以提高 3D計(jì)算效率和精度 , 特別是對(duì)可移動(dòng)邊界來說 , 就更加需要 3D技術(shù)。建模層次將從原子級(jí)到連續(xù)性建模 , 用于對(duì)體硅和界面處的摻雜物和缺陷進(jìn)行建模 ,以幫助理解與納米級(jí)特征相關(guān)的效應(yīng)。高/ 金屬柵預(yù)期將成為基本的

31、結(jié)構(gòu) , 因此 , 對(duì)高 / 金屬柵的功函數(shù)的建模是非常重要的。3.2.2經(jīng)濟(jì)有效地進(jìn)行生產(chǎn)1. 最高質(zhì)量的設(shè)計(jì)實(shí)現(xiàn)生產(chǎn)率的按比例提升 設(shè)計(jì) 每過一個(gè)技術(shù)周期 , 可用的晶體管數(shù)目增加一倍 , 設(shè)計(jì)復(fù)雜度也相應(yīng)增加。為了在工藝技術(shù)進(jìn)步的同時(shí)保持設(shè)計(jì)質(zhì)量 , 設(shè)計(jì)生產(chǎn)率也應(yīng)該隨著設(shè)計(jì)復(fù)雜度的增加而相應(yīng)增加。提高設(shè)計(jì)生產(chǎn)率及其 IP 可復(fù)用性是今后主要應(yīng)該考慮的問題。 高層次抽象、基于平臺(tái)的設(shè)計(jì)、多處理器的可編程性、 設(shè)計(jì)驗(yàn)證、模擬和混合信號(hào)電路的綜合等問題 , 對(duì)以和工藝技術(shù)代類似的發(fā)展速度來按比例提高設(shè)計(jì)生產(chǎn)率 , 有重要作用。經(jīng)濟(jì)有效的產(chǎn)品制造也需要在可制造設(shè)計(jì)方面獲得持續(xù)改善 , 特別是盡

32、可能減小設(shè)計(jì)時(shí)器件的性能功率對(duì)器件離散性和版圖風(fēng)格的影響 , 光刻友好的設(shè)計(jì) ( 使常規(guī)的版圖風(fēng)格與越來越嚴(yán)格的設(shè)計(jì)規(guī)則相一致 ), 以及可測(cè)試設(shè)計(jì)和可靠性設(shè)計(jì)。 進(jìn)一步改善的領(lǐng)域包括新設(shè)備、方法和軟件 , 用于 :(1) 有效地定位由 DFT掃描診斷和 BIST 發(fā)現(xiàn)的問題 ;(2) 物理失效分析技術(shù) ;(3) 高效、地實(shí)現(xiàn)精整后的 DFM解決方案。2.實(shí)現(xiàn)越來越復(fù)雜的器件的測(cè)試 測(cè)試和測(cè)試設(shè)備 設(shè)計(jì)和工藝之間的迭代改善過程進(jìn)一步增加了下一代技術(shù)的復(fù)雜性 , 這給量產(chǎn)提升的成品率學(xué)習(xí)過程帶來了嚴(yán)峻的挑戰(zhàn)。硅上的實(shí)際器件特征可能會(huì)依賴于版圖環(huán)境 , 有可能難以通過模型來描述。因此 , 異常的產(chǎn)

33、品行為 , 無(wú)論是硬缺陷還是由參數(shù)漂移造成的缺陷 , 可能都會(huì)變得越來越惡化。對(duì)產(chǎn)品失效的測(cè)試和分析的效果和效率 , 成為成品率快速提升的關(guān)鍵性因素。 盡管半導(dǎo)體失效分析將隨著技術(shù)的發(fā)展而發(fā)展 , 但是仍然需要付出更大的努力來縮短尋找產(chǎn)品失效的周期時(shí)間并通過工藝和設(shè)計(jì)方法來修正這些問題。3. 繼續(xù)對(duì)測(cè)試進(jìn)行經(jīng)濟(jì)方面的按比例發(fā)展 測(cè)試和測(cè)試設(shè)備 摩爾定律預(yù)測(cè)的繼續(xù)按比例縮小的經(jīng)濟(jì)性 , 并不能直接體現(xiàn)在測(cè)試上?？蓽y(cè)試設(shè)計(jì) (Design For Test,DFT) 的創(chuàng)新、結(jié)構(gòu)化測(cè)試技術(shù)例如掃描測(cè)試等的廣泛使用 , 以及更高層次上的測(cè)試并行化的實(shí)現(xiàn) , 到目前為止都很成功地使測(cè)試成本得以控制。然

34、而 , 對(duì)越來越復(fù)雜的器件、越來越高的質(zhì)量要求和對(duì)并行測(cè)試的實(shí)際限制 , 這些新的測(cè)試需求將在未來帶來嚴(yán)峻的挑戰(zhàn)。特別是測(cè)試工具 ( 例如探卡 ) 等, 無(wú)法按比例提高 , 如果當(dāng)前的發(fā)展趨勢(shì)繼續(xù)下去的話 , 可能會(huì)給總測(cè)試成本帶來影響。新器件架構(gòu)或集成方法的測(cè)試學(xué)習(xí)曲線的加速 , 對(duì)保持測(cè)試成本的按比例縮小曲線和整體技術(shù)成本的按比例縮小目標(biāo)的協(xié)同一致 , 是非常關(guān)鍵的。產(chǎn)品成本的優(yōu)化應(yīng)該在設(shè)計(jì)、制造、成品率學(xué)習(xí)以及對(duì)保證交付產(chǎn)品的整體質(zhì)量之間取得平衡。對(duì)自動(dòng)化測(cè)試設(shè)備 (ATE)的整個(gè)測(cè)試程序的自動(dòng)生成 , 測(cè)試的收斂和系統(tǒng)復(fù)雜性解決方案 , 測(cè)試硬件接口的模擬和建模的集成 , 以及將測(cè)試接

35、口硬件和儀器的仿真和模擬集成到器件設(shè)計(jì)過程中去 , 給測(cè)試成本的按比例降低帶來了有挑戰(zhàn)性的機(jī)遇。4. 積極響應(yīng)迅速變化的復(fù)雜業(yè)務(wù)需求 工廠集成 為了積極響應(yīng)客戶們迅速變化的復(fù)雜業(yè)務(wù)需求 , 除了集成的器件制造商 (IDM) 以外 , 不同的業(yè)務(wù)模式 , 例如無(wú)生產(chǎn)線設(shè)計(jì)公司(fabless), 代工廠 , 合資企業(yè)和外包等 , 近年來在世界各地不斷涌現(xiàn)并發(fā)展壯大。此外 , 必須要注意到 , 高混合度和低產(chǎn)量的制造業(yè)務(wù)模型的需求非常強(qiáng)烈 , 以便能夠及時(shí)響應(yīng)不同客戶們對(duì) SoC器件的需求。這些需求在幾個(gè)領(lǐng)域內(nèi)帶來了近期的挑戰(zhàn) , 例如 : 將更多的和不同類型的測(cè)試設(shè)備集成起來 , 軟件應(yīng)用 ,

36、以及在降低快速量產(chǎn)提升時(shí)間的同時(shí)使用全功能的軟件系統(tǒng)來管理工廠的復(fù)雜性。建立起包括從設(shè)計(jì)、掩模版制造、前端生產(chǎn)線 (front-end-line,FEOL) 、后端生產(chǎn)線 (back-end-line,BEOL) 到測(cè)試和封裝等在內(nèi)的信息交換 / 控制系統(tǒng) , 是一個(gè)嚴(yán)峻的挑戰(zhàn)。 對(duì)工廠產(chǎn)能和性能的建模以優(yōu)化產(chǎn)出 , 改善加工周期 , 以及降低成本等的持續(xù)改進(jìn), 是成功的高混合度工廠運(yùn)營(yíng)的成功關(guān)鍵。5. 在制造成本和周期之間的折衷 工廠集成 增強(qiáng)的工具可用性 , 材料處理自動(dòng)化程度的改進(jìn)和用于運(yùn)營(yíng)靈活性和控制的系統(tǒng) , 單晶圓制造 , 以及非生產(chǎn)性晶圓 (NPW)的減少和消除等 , 是 300

37、 mm晶圓線為滿足加工周期和成本降低所進(jìn)行的持續(xù)改進(jìn)的代表領(lǐng)域。從 300 mm向下一代晶圓尺寸 ( 即 450 mm)進(jìn)行的轉(zhuǎn)移是半導(dǎo)體工業(yè)在 xx 年-xx 年時(shí)間框架內(nèi)面臨的另一個(gè)關(guān)鍵挑戰(zhàn)。這個(gè)轉(zhuǎn)移被認(rèn)為是能夠同時(shí)滿足 30%的單位芯片成本降低和 50%的加工周期的提高。6. 滿足市場(chǎng)變化的成本和性能需求 裝配和封裝 “More than Moore”正在推動(dòng)封裝技術(shù)的快速變革。一切都在改變 : 架構(gòu)、材料、工藝和設(shè)備。很多新材料將在未來幾年內(nèi)引入到IC 封裝領(lǐng)域 , 以便更好地滿足環(huán)境保護(hù)的需求, 改善封裝性能 , 并和45 nm半節(jié)距以及更細(xì)線條的工藝中使用的銅互連中的低介質(zhì)相兼容。

38、納米材料給封裝業(yè)界帶來了重大的機(jī)遇。 3D/SiP 封裝需求正在催生新的技術(shù) : 層疊芯片、晶圓級(jí)封裝、硅穿孔、無(wú)源網(wǎng)絡(luò)中介層、內(nèi)置式元件、晶圓間的鍵合、芯片和晶圓間的鍵合 , 以及新材料等。對(duì)汽車電子的封裝 , 混合燃料和電動(dòng)汽車的快速增長(zhǎng)將帶來新型的電子器件 , 以及新的一組環(huán)境條件。7. 對(duì)片外元件的集成解決方案 用于無(wú)線通信的射頻和模擬 /混合信號(hào)技術(shù) , 裝配和封裝 系統(tǒng)級(jí)封裝已經(jīng)被開發(fā)用以滿足不同應(yīng)用和系統(tǒng)需求 , 特別是在快速變化和增長(zhǎng)的便攜式無(wú)線通信設(shè)備市場(chǎng)。 將這些 SiP 解決方案集成為一個(gè)統(tǒng)一的設(shè)計(jì)平臺(tái) , 正在變得越來越重要。 MEMS或其它工藝使用的高 Q RF器件通

39、常是片外器件 , 因此 , 需要以“集成無(wú)源器件(integrated passive devices,IPD) ”的形式制造出來。在基板上形成無(wú)源元件 ( 與插入分立元件相對(duì) ), 通常涉及到新增的材料 , 例如電容器使用的高介質(zhì) , 電阻性薄膜或電阻器使用的焊膏 , 以及電感器使用的高介電常數(shù) ( 高 ) 材料。對(duì)這類嵌入式無(wú)源元件的工藝簡(jiǎn)化,是實(shí)現(xiàn)經(jīng)濟(jì)有效的替代技術(shù)的關(guān)鍵挑戰(zhàn)。測(cè)試和調(diào)整也帶來了顯著的挑戰(zhàn) , 特別是在封裝或裝配工藝之后的測(cè)試和調(diào)整, 更具挑戰(zhàn)性。設(shè)計(jì)者需要包括工藝容差和電路及測(cè)試機(jī)寄生元件的精確模型, 以便在制造之前能夠精確地對(duì)嵌入式元件進(jìn)行模擬。需要解決嵌入式無(wú)源元件

40、缺乏 CAD工具的問題。8. 化學(xué)和材料的評(píng)估 環(huán)境 , 安全和保健 新化學(xué)制品 / 材料 / 工藝的引入需要有新的迅速的評(píng)估方法以便能夠鑒別這些化學(xué)制品/ 材料的使用是否對(duì)人類健康、安全和環(huán)境造成危害。盡管這些方法還需要進(jìn)一步評(píng)估是否滿足環(huán)境、 安全和保健的需求 , 我們現(xiàn)在已經(jīng)迫不及待地需要使用它們來加速工藝改造的進(jìn)程。因此 , 近期的挑戰(zhàn)應(yīng)該包括減少工藝中使用的可能導(dǎo)致全球變暖 (global warming potential,GWP) 的化學(xué)品的排放、向完全無(wú)鉛封裝的轉(zhuǎn)移 , 以及對(duì)新的材料 / 化學(xué)品的穩(wěn)健而快速的評(píng)估方法以克服技術(shù)障礙同時(shí)符合環(huán)保要求。9. 資源的保護(hù) 環(huán)境 ,

41、安全和保健 由于工業(yè)的不斷增長(zhǎng)以及半導(dǎo)體技術(shù)向更精細(xì)線條和更大尺寸晶圓的發(fā)展 , 自然的趨勢(shì)是會(huì)增加水、 能量、化學(xué)品 , 和其它材料的應(yīng)用。資源的保護(hù)成為一個(gè)很重要的問題。它涉及環(huán)境資源是否具備 , 是否可持續(xù)提供 ; 影響到生產(chǎn)成本 , 制造廠位置的選擇 , 以及廢棄物品的處置等問題。因此 , 開發(fā)一系列有利于資源有效利用的工藝設(shè)備是必要的。需要對(duì)化學(xué)品和材料的利用以及設(shè)施和工藝設(shè)備的能耗的降低進(jìn)行持續(xù)改善 , 同時(shí) , 要進(jìn)一步改善超凈間的高效熱能管理。10. 多種致命缺陷的探測(cè)以及信噪比 成品率的提高 當(dāng)前的檢驗(yàn)系統(tǒng)探測(cè)小尺寸缺陷的能力預(yù)期能夠以和技術(shù)周期所要求的特征尺寸按比例縮小的相

42、同速度甚至更快的速度發(fā)展?？梢栽黾訖z測(cè)的靈敏度以應(yīng)對(duì)缺陷尺寸的發(fā)展趨勢(shì); 然而 , 如何能夠高效地、經(jīng)濟(jì)地從一系列噪擾 (nuisance) 和偽缺陷中找出真正感興趣的缺陷 (defects of interest,DOI), 是一個(gè)重要的挑戰(zhàn)。從探測(cè)單元和樣品中降低背景噪聲 , 是提高缺陷描述時(shí)的信噪比的重要挑戰(zhàn)。深寬比的增加和互連復(fù)雜度將繼續(xù)帶來更多的困難 , 同時(shí) , 也給檢測(cè)工具的開發(fā)帶來機(jī)遇。11. 高吞吐率邏輯診斷能力 成品率的提高 隨機(jī)分布的邏輯電路區(qū)對(duì)系統(tǒng)成品率的損失機(jī)制 ( 例如 , 圖案處于光刻工藝窗邊緣時(shí) ) 非常敏感。解決方案是存在的 , 但是需要持續(xù)改善。在達(dá)到隨機(jī)缺

43、陷限制的成品率之前 , 系統(tǒng)的成品率損失機(jī)制應(yīng)該能夠有效地鑒別出來 , 并且通過在產(chǎn)品設(shè)計(jì)時(shí)嵌入的邏輯診斷能力來進(jìn)行應(yīng)對(duì) , 系統(tǒng)地加入到設(shè)計(jì)流程中去。由于不同的自動(dòng)化測(cè)試碼的生成 (automatic test pattern generation,ATPG) 的流程的適應(yīng)性可能存在問題 ; 當(dāng)加載大量的邏輯診斷覆蓋所需的測(cè)試矢量時(shí) , 自動(dòng)化測(cè)試設(shè)備的結(jié)構(gòu)可能會(huì)導(dǎo)致測(cè)試時(shí)間和每個(gè)管芯的邏輯診斷時(shí)間的顯著增加。12. 晶圓邊緣和斜面控制及檢測(cè) 成品率的提高 與晶圓邊緣和晶圓的斜面相關(guān)的缺陷和工藝問題可能會(huì)導(dǎo)致成品率降低。在缺陷探測(cè)、 吞吐率和晶圓邊緣和斜面檢測(cè)工具的擁有成本方面的開發(fā)和持續(xù)改

44、善 , 對(duì)先進(jìn)器件技術(shù)的成品率提高來說 , 正在變得越來越重要。13. 工廠和公司范圍內(nèi)的計(jì)量集成 計(jì)量 應(yīng)當(dāng)仔細(xì)選擇計(jì)量方法 , 并且基于擁有成本 (cost of ownership,CoO) 對(duì)工藝控制進(jìn)行統(tǒng)計(jì)的優(yōu)化。 現(xiàn)場(chǎng)和在線計(jì)量正在成為嚴(yán)格工藝控制和提高吞吐率的先決條件。所有計(jì)量方法( 即在線和離線計(jì)量 ) 的信息 , 和先進(jìn)工藝控制 (advanced process control,APC)故障探測(cè)和分類 (fault detection and classification,FDC)及其它、系統(tǒng)相結(jié)合 , 將被集成到一個(gè)數(shù)據(jù)庫(kù) , 用于確定工藝控制參數(shù) , 用于將計(jì)量信息和成

45、品率結(jié)合起來分析 , 以提高成品率。這種高效、無(wú)縫的集成需要確立工藝控制器和接口、 數(shù)據(jù)管理以及數(shù)據(jù)結(jié)構(gòu)的標(biāo)準(zhǔn)。 預(yù)期需要對(duì)傳感器進(jìn)行持續(xù)改進(jìn) , 包括校正和傳感方法以及數(shù)據(jù)處理等。開發(fā)新的傳感器必須要和先進(jìn)工藝模塊和不斷增加的深寬比層級(jí)的開發(fā)同時(shí)進(jìn)行。14. 復(fù)雜材料層疊、界面特性和結(jié)構(gòu)的測(cè)量 計(jì)量 金屬柵高柵層疊 , 先進(jìn)的形變和遷移率增強(qiáng)技術(shù) , 以及先進(jìn)的互連和低介質(zhì)結(jié)構(gòu) , 需要測(cè)量方法和標(biāo)準(zhǔn)在關(guān)鍵尺寸 ( 膜厚、特征尺寸、 LER等) 、材料的物理特性 ( 例如形變 ) 和電學(xué)特性包括界面特征 ( 例如功函數(shù)、 界面態(tài)等 ) 等方面的持續(xù)改進(jìn)。 前端和后端的薄膜層疊結(jié)構(gòu)的計(jì)量 ,

46、通常提供的是較大的測(cè)試結(jié)構(gòu)的平均物理或電學(xué)特_。因此 , 需要在近期實(shí)現(xiàn)正常尺寸下對(duì)層疊結(jié)構(gòu)的特征分析。15. 關(guān)鍵計(jì)量方面的考慮 - 精度和不確定性 計(jì)量 將測(cè)量和路線圖中的數(shù)值比較時(shí), 有幾個(gè)重要考慮。這種比較是否有效 , 強(qiáng)烈地取決于如何進(jìn)行這種比較。對(duì)路線圖的精確性的常規(guī)解釋是根據(jù)單件設(shè)備的可重復(fù)性決定的?！熬_性(precision)”這個(gè)術(shù)語(yǔ)最好能夠更廣義地從不確定性(uncertainty)這個(gè)角度來理解。測(cè)量誤差是時(shí)間 ( 可重復(fù)性 ) 、工具 ( 工具 - 工具之間的匹配 ) 以及采樣 ( 樣品 - 樣品偏差的離散性 ) 的復(fù)雜函數(shù)。因此 , 測(cè)量的不確定性是由總的測(cè)量 -

47、測(cè)量、工具 - 工具和樣品 - 樣品之間的偏差離散性來決定的。根據(jù)儀器和應(yīng)用的不同 , 這些誤差分量的重要性也可能會(huì)有差異。16. 光刻計(jì)量 計(jì)量 光刻的計(jì)量將繼續(xù)受到快速發(fā)展的圖形生成技術(shù)的挑戰(zhàn)。 對(duì)晶體管柵長(zhǎng)離散性的正確控制始于掩模版技術(shù)。事實(shí)上 , 掩模版誤差因子 (mask error factor,MEF) 的較大數(shù)值需要在掩模版層次的更加嚴(yán)格的控制 , 因此 , 需要開發(fā)更加精確的計(jì)量技術(shù)。 掩模版計(jì)量技術(shù)包括對(duì)正確印制圖形的光線的相位的測(cè)量。 晶圓上關(guān)鍵尺寸和套刻的測(cè)量也正在變得越來越具挑戰(zhàn)性。 對(duì)工藝控制和產(chǎn)品安排的測(cè)量繼續(xù)推動(dòng)著精度、相對(duì)準(zhǔn)確度和匹配的提高。 研究和開發(fā)活動(dòng)的

48、加速對(duì)提供未來技術(shù)代的可行的關(guān)鍵尺寸和套刻計(jì)量技術(shù)來說 , 是非常重要的。所有這些問題 , 都需要改善的方法 , 用以對(duì)測(cè)量能力進(jìn)行評(píng)估 , 這是另一個(gè)重要的計(jì)量方面的挑戰(zhàn)。3.3遠(yuǎn)期挑戰(zhàn) (xx 年至 2024 年)3.3.1提高性能1. 對(duì)漏電流功耗的管理 設(shè)計(jì) 功耗問題是一個(gè)非常急迫的挑戰(zhàn) , 然而 , 漏電流或靜態(tài)電流將在遠(yuǎn)期成為工業(yè)界的主要危機(jī) , 威脅著 CMOS工藝自身的生存 , 正如雙極技術(shù)在十幾年前受到威脅并最終被拋棄一樣。 漏電流功耗隨著幾個(gè)關(guān)鍵的工藝參數(shù) ( 例如柵長(zhǎng)、柵氧化層厚度和閾電壓等 ) 呈指數(shù)性變化 ; 這給按比例縮小和器件的離散性都帶來了嚴(yán)峻的挑戰(zhàn)。 對(duì)低功耗

49、器件來說 , 漏電流每個(gè)技術(shù)周期都增加十倍 , 這里 , 強(qiáng)調(diào)的是源極和漏極的漏電流之和。因此 , 設(shè)計(jì)技術(shù)的提高必須要成為保持恒定靜態(tài)功耗的主要力量。需要在高溫和腐蝕性的化學(xué)工藝處理后仍然保持期望的材料/ 器件性能。需要在技術(shù)開發(fā)的早期就發(fā)現(xiàn)并應(yīng)對(duì)可靠性問題。2. 使用先進(jìn)的、非傳統(tǒng) CMOS溝道材料 工藝集成 , 器件和結(jié)構(gòu) ,新興器件研究 對(duì)高度按比例縮小的MOSFET,為了獲得更充足的驅(qū)動(dòng)電流, 需要使用具有增強(qiáng)的熱速度和源端注入的準(zhǔn)彈道運(yùn)行模式。最終, 可能會(huì)需要高傳輸速度的溝道材料, 例如 III-V族半導(dǎo)體 , 或硅上的鍺薄溝道 , 甚至半導(dǎo)體納米線、碳納米管、石墨烯等其他材料。

50、需要將非傳統(tǒng) CMOS器件物理地或功能性地集成到CMOS平臺(tái)上。這種集成需要在硅襯底上外延生長(zhǎng)異質(zhì)的半導(dǎo)體材料, 這是很有挑戰(zhàn)性的。3. 新存儲(chǔ)器結(jié)構(gòu)的尋找、選擇和實(shí)現(xiàn) 工藝集成 , 器件和結(jié)構(gòu) ,新興器件研究 密集線的、快速的和低運(yùn)行電壓的非易失性存儲(chǔ)器將是眾望所歸 , 最終的密度的按比例縮小可能會(huì)需要三維架構(gòu) , 例如在單片集成中的垂直可層疊的單元陣列 , 并且具有可接受的成品率和性能。 DRAM的按比例縮小預(yù)計(jì)會(huì)越來越困難, 特別是介質(zhì)等效氧化層(EOT)的按比例縮小。獲得極低的漏電流和功耗也將是很困難的。所有的現(xiàn)存的非易失性存儲(chǔ)器形式都面臨著基于材料特性的極限。 成功將依賴于找到并開發(fā)

51、出替代性的材料和、或開發(fā)出替代性的新興技術(shù)。4. 通過非常規(guī)方法實(shí)現(xiàn)從傳統(tǒng)的按比例縮小向等效的按比例縮小和功能多樣化發(fā)展 互連 線條邊緣粗糙度、溝槽深度和剖面、通孔邊墻粗糙度、刻蝕偏置、由于清洗造成的減薄、 CMP效應(yīng)、多孔低空洞和邊墻的交叉、阻擋層粗糙度和銅表面粗糙度等 , 都將對(duì)銅線的電子散射有負(fù)面影響 , 并導(dǎo)致電阻率的增加?；ミB層的增加 , 加上新材料的使用、特征尺寸的減小、與圖形相關(guān)的工藝、替代性存儲(chǔ)器材料的使用、光學(xué)和 RF 互連等因素 , 使得困難不斷增加。 高深寬比結(jié)構(gòu)的刻蝕、 清洗和填充 , 特別是低雙金屬鑲嵌結(jié)構(gòu)和納米級(jí)的 DRAM,都是嚴(yán)峻的挑戰(zhàn)。用于制造新結(jié)構(gòu)的材料和工藝的結(jié)合 , 帶來了集成的復(fù)雜度