微機原理與接口技術(shù)

1、第2章 微處理器結(jié)構(gòu),教學(xué)重點 最大、小模式下基本引腳和總線形成 最大、小模式下的總線時序,回顧與補充,編程結(jié)構(gòu)：是指從程序員和使用者的角度看到的結(jié)構(gòu)，亦可稱為功能結(jié)構(gòu)。 從功能上來看，8086/8088CPU可分為兩部分，即總線接口部件BIU（Bus Interface Unit）和執(zhí)行部件EU（Execution Unit）。 指令的執(zhí)行過程,內(nèi)部暫存器,IP,ES,SS,DS,CS,輸入/輸出控制電路,外部總線,執(zhí)行部分控制電路,1 2 3 4 5 6,ALU,標(biāo)志寄存器,AH AL,BH BL,CH CL,DH DL,SP,BP,SI,DI,地址加法器,指令隊列緩沖器,16位,20位,

2、16位,8位,8086編程結(jié)構(gòu),執(zhí)行部件 （EU),總線接口部件 （BIU),通用 寄存器,變址 寄存器,指針 寄存器,段寄存器,8086的指令執(zhí)行過程,返回,(1) 執(zhí)行部件（EU）,功能：負(fù)責(zé)指令的執(zhí)行。 組成：包括ALU(算術(shù)邏輯單元)、通用寄存器組和標(biāo)志寄存器等，主要進行8位及16位的各種運算。,返回,(2) 總線接口部件（BIU）,功能：負(fù)責(zé)與存儲器及I/O接口之間的數(shù)據(jù)傳送操作。具體來看，完成取指令送指令隊列，配合執(zhí)行部件的動作，從內(nèi)存單元或I/O端口取操作數(shù)，或者將操作結(jié)果送內(nèi)存單元或者I/O端口。 組成：它由段寄存器（DS、CS、ES、SS）、16位指令指針寄存器IP（指向下一

3、條要取出的指令代碼）、20位地址加法器（用來產(chǎn)生20位地址）和6字節(jié)（8088為4字節(jié)）指令隊列緩沖器組成。,返回,通用寄存器,8086/8088有4個16位的通用寄存器（AX、BX、CX、DX），可以存放16位的操作數(shù)，也可分為8個8位的寄存器（AL、AH；BL、BH；CL、CH；DL、DH）來使用。其中AX稱為累加器，BX稱為基址寄存器，CX稱為計數(shù)寄存器，DX稱為數(shù)據(jù)寄存器，這些寄存器在具體使用上有一定的差別 。,返回,指針寄存器,系統(tǒng)中有兩個16位的指針寄存器SP和BP，其中SP是堆棧指針寄存器，由它和堆棧段寄存器SS一起來確定堆棧在內(nèi)存中的位置； BP是基數(shù)指針寄存器，通常用于存放基

4、地址。,返回,變址寄存器,系統(tǒng)中有兩個16位的變址寄存器SI和DI，其中SI是源變址寄存器，DI是目的變址寄存器，都用于指令的變址尋址方式。,返回,控制寄存器,IP、標(biāo)志寄存器是系統(tǒng)中的兩個16位控制寄存器，其中IP是指令指針寄存器，用來控制CPU的指令執(zhí)行順序，它和代碼段寄存器CS一起可以確定當(dāng)前所要取的指令的內(nèi)存地址。順序執(zhí)行程序時，CPU每取一個指令字節(jié)，IP自動加1，指向下一個要讀取的字節(jié)；當(dāng)IP單獨改變時，會發(fā)生段內(nèi)的程序轉(zhuǎn)移；當(dāng)CS和IP同時改變時，會產(chǎn)生段間的程序轉(zhuǎn)移。,返回,段寄存器,系統(tǒng)中共有4個16位段寄存器，即代碼段寄存器CS、數(shù)據(jù)段寄存器DS、堆棧段寄存器SS和附加段寄

5、存器ES。這些段寄存器的內(nèi)容與有效的地址偏移量一起，可確定內(nèi)存的物理地址。通常CS劃定并控制程序區(qū)，DS和ES控制數(shù)據(jù)區(qū)，SS控制堆棧區(qū)。,返回,處理器狀態(tài)字PSW,8086/8088內(nèi)部標(biāo)志寄存器的內(nèi)容，又稱為處理器狀態(tài)字PSW。其中共有9個標(biāo)志位，可分成兩類：一類為狀態(tài)標(biāo)志，一類為控制標(biāo)志。 狀態(tài)標(biāo)志表示前一步操作（如加、減等）執(zhí)行以后，ALU所處的狀態(tài)，后續(xù)操作可以根據(jù)這些狀態(tài)標(biāo)志進行判斷，實現(xiàn)轉(zhuǎn)移； 控制標(biāo)志則可以通過指令人為設(shè)置，用以對某一種特定的功能起控制作用（如中斷屏蔽等），反映了人們對微機系統(tǒng)工作方式的可控制性。,PSW續(xù),返回,8086的總線周期的概念,4個時鐘周期， T1狀

6、態(tài)：CPU往總線發(fā)地址 T2狀態(tài)：CPU撤銷低16位地址，高4位做反映狀態(tài)信息 T3狀態(tài)：傳送數(shù)據(jù) Tw狀態(tài) T4狀態(tài)：總線周期結(jié)束,為了取得指令或傳送數(shù)據(jù)，就需要CPU的總線接口部件執(zhí)行一個總線周期。在8086中一個基本的總線周期由4個時鐘周期組成。,典型的8086總線周期序列,2.1.1 8086的兩種組態(tài)模式,兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng) 最小模式 構(gòu)成小規(guī)模的應(yīng)用系統(tǒng) 8086本身提供所有的系統(tǒng)總線信號 最大模式 構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值協(xié)處理器8087和輸入/輸出協(xié)處理器8089 8086和總線控制器8288共同形成系統(tǒng)總線信號,2.1 8086的引腳信號和總線

7、形成,外部特性表現(xiàn)在其引腳信號上，學(xué)習(xí)時請?zhí)貏e關(guān)注以下幾個方面： 引腳的功能 信號的流向 有效電平 三態(tài)能力,指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示,信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的,起作用的邏輯電平 高、低電平有效 上升、下降邊沿有效,輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài),8086的引腳圖,2.1.1 8086的兩種組態(tài)模式（續(xù)）,兩種組態(tài)利用MN/MX引腳區(qū)別 MN/MX接高電平為最小組態(tài)模式 MN/MX接低電平為最大組態(tài)模式 兩種組態(tài)下的內(nèi)部操作并沒有區(qū)別 IBM PC/XT采用最大組態(tài) 本書以最小組態(tài)展開基本原理,2.1.2 最小組態(tài)的引

8、腳信號,數(shù)據(jù)和地址引腳 讀寫控制引腳 中斷請求和響應(yīng)引腳 總線請求和響應(yīng)引腳 其它引腳,1. 數(shù)據(jù)和地址引腳,AD15AD0（Address/Data） 地址/數(shù)據(jù)分時復(fù)用引腳，雙向、三態(tài) 在訪問存儲器或外設(shè)的總線操作周期中，這些引腳在第一個時鐘周期輸出存儲器或I/O端口的低8位地址A7A0 其他時間用于傳送8位數(shù)據(jù)D7D0,1. 數(shù)據(jù)和地址引腳（續(xù)1）,A15A8（Address）8086 中間8位地址引腳，輸出、三態(tài)（高電平、低電平、高阻狀態(tài)） 這些引腳在訪問存儲器或外設(shè)時，提供全部20位地址中的中間8位地址A15A8,1. 數(shù)據(jù)和地址引腳（續(xù)2）,A19/S6A16/S3（Address

9、/Status） 地址/狀態(tài)分時復(fù)用引腳，輸出、三態(tài) 這些引腳在訪問存儲器的第一個時鐘周期輸出高4位地址A19A16 在訪問外設(shè)的第一個時鐘周期全部輸出低電平無效 其他時間輸出狀態(tài)信號S6S3,1. 數(shù)據(jù)和地址引腳（續(xù)3）,S6為0表示8086當(dāng)前與總線相連，故在T1-T4，S6始終為0. S5表明中斷允許標(biāo)志的設(shè)置，為1表示可屏蔽中斷請求，為0表示禁止中斷請求。 S3和S4的四種組合分別選擇ES,SS,CS,DS。,1. 數(shù)據(jù)和地址引腳（續(xù)3）,1. 數(shù)據(jù)和地址引腳（續(xù)3）,BHE/S7 高8位數(shù)據(jù)總線允許/狀態(tài)復(fù)用引腳，輸出。 在T1狀態(tài)輸出BHE信號，表示高位地址/數(shù)據(jù)線AD15-AD8

10、有效，在其他狀態(tài)輸出狀態(tài)信號S7。,數(shù)據(jù)和地址引腳,BHE與AD0線配合表示當(dāng)前總線使用情況,1. 數(shù)據(jù)和地址引腳,NMI 非屏蔽中斷引腳, 輸入 NMI不受IF的影響，也不能用軟件進行屏蔽。,INTR 中斷響應(yīng)信號，輸入，高電平有效。 觸發(fā)方式：電平或邊沿觸發(fā) 外設(shè)請求中斷INTR=1，則 IF=0CPU不響應(yīng) IF=1CPU執(zhí)行完當(dāng)前指令響應(yīng)中斷。,INTA 中斷響應(yīng)信號，輸出，低電平有效 CPU響應(yīng)，則進入中斷響應(yīng)周期，發(fā)二個INTA負(fù)脈沖。 第一個INTA：通知外設(shè)CPU已響應(yīng)其請求 第二個INTA：外設(shè)把中斷類型號放到總線上。,2. 讀寫控制引腳,WR（Write） 寫控制，輸出、三

11、態(tài)、低電平有效 有效時，表示CPU正在寫出數(shù)據(jù)給存儲器或I/O端口 RD（Read） 讀控制，輸出、三態(tài)、低電平有效 有效時，表示CPU正在從存儲器或I/O端口讀入數(shù)據(jù),2. 讀寫控制引腳,READY 存儲器或I/O口就緒，輸入、高電平有效 在總線操作周期中，8086 CPU會在第3個時鐘周期的前沿測試該引腳 如果測到高有效，CPU直接進入第4個時鐘周期 如果測到無效，CPU將插入等待周期Tw CPU在等待周期中仍然要監(jiān)測READY信號，有效則進入第4個時鐘周期，否則繼續(xù)插入等待周期Tw。,其它引腳,CLK（Clock） 時鐘輸入 系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號。8086的標(biāo)準(zhǔn)工作時鐘

12、為10MHz IBM PC/XT機的8086采用了4.77MHz的時鐘，其周期約為210ns,復(fù)位、時鐘引腳信號,RESET (reset)復(fù)位信號，輸入 8086復(fù)位信號至少維持4個時鐘周期的高電平有效，復(fù)位后CPU結(jié)束當(dāng)前操作，對標(biāo)志寄存器，IP,DS,SS,ES,及指令隊列清零，將CS設(shè)置為FFFFH，當(dāng)復(fù)位信號變?yōu)榈碗娖綍r，CPU從FFFF0H開始執(zhí)行。,其它引腳（續(xù)3）,TEST 測試，輸入、低電平有效 該引腳與WAIT指令配合使用 當(dāng)CPU執(zhí)行WAIT指令時，他將在每個時鐘周期對該引腳進行測試：如果無效，則程序踏步并繼續(xù)測試；如果有效，則程序恢復(fù)運行 也就是說，WAIT指令使CPU

13、產(chǎn)生等待，直到引腳有效為止 在使用協(xié)處理器8087時，通過引腳和WAIT指令，可使8086與8087的操作保持同步,最小模式引腳信號,INTA 中斷響應(yīng)信號，輸出信號 用來對外設(shè)的中斷請求作出響應(yīng)，此信號位于連續(xù)兩個總線周期中的兩個負(fù)脈沖。第一個負(fù)脈沖通知外設(shè)接口，他發(fā)出的中斷請求已經(jīng)得到允許，外設(shè)接口收到第二個負(fù)脈沖后，往數(shù)據(jù)總線上放中斷類型碼，使CPU得到有關(guān)此中斷具體信息。,最小模式引腳信號,ALE（Address Latch Enable） 地址鎖存允許，輸出、三態(tài)、高電平有效 ALE引腳高有效時，表示復(fù)用引腳：AD7AD0和A19/S6A16/S3正在傳送地址信息 由于地址信息在這些

14、復(fù)用引腳上出現(xiàn)的時間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來,最小模式引腳信號,DEN（Data Enable） 數(shù)據(jù)允許，輸出、三態(tài)、低電平有效 有效時，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動 DT/R（Data Transmit/Receive） 數(shù)據(jù)發(fā)送/接收，輸出、三態(tài) 該信號表明當(dāng)前總線上數(shù)據(jù)的流向 高電平時數(shù)據(jù)自CPU輸出（發(fā)送） 低電平時數(shù)據(jù)輸入CPU（接收）,最小模式引腳信號,M/IO（Input and Output/Memory） I/O或存儲器訪問，輸出、三態(tài) 該引腳輸出高電平時，表示CPU將訪問I/O端口，這時地址總線A15A0提供16位

15、I/O口地址 該引腳輸出低電平時，表示CPU將訪問存儲器，這時地址總線A19A0提供20位存儲器地址,最小模式引腳信號,WR 寫信號，輸出信號。 當(dāng)此信號有效時，表示CPU當(dāng)前正在進行存儲器或IO寫操作，具體到底為哪種寫操作，則由M/IO信號決定。,4. 總線請求和響應(yīng)引腳,HOLD 總線保持（即總線請求），輸入、高電平有效 有效時，表示總線請求設(shè)備向CPU申請占有總線 該信號從有效回到無效時，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán),DMA控制器等主控設(shè)備通過HOLD申請 占用系統(tǒng)總線（通常由CPU控制）,4. 總線請求和響應(yīng)引腳（續(xù)1）,HLDA（HOLD Ack

16、nowledge） 總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效 有效時，表示CPU已響應(yīng)總線請求并已將總線釋放 此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線 待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán),最小模式引腳信號,MN/MX端接+5V 一個8284A時鐘發(fā)生器 三片8282或74LS373或74LS273作為地址鎖存器 存儲器和外設(shè)較多時，要增加數(shù)據(jù)總線驅(qū)動能力，需要2片8286/ 8287或74LS245作為總線收發(fā)器,最小模式引腳信號,最小系統(tǒng)中，信號M/IO，RD，WR組合起來

17、決定了系統(tǒng)中數(shù)據(jù)傳輸?shù)姆绞?，具體如下表所示。,8284A和8086的連接,8284A輸出的時鐘頻率均為振蕩源頻率的1/3。,脈沖發(fā)生器作為振蕩源,晶體振蕩器作為振蕩源,最大模式,QS1、QS0 指令隊列狀態(tài)信號，輸出信號 此兩個信號的組合提供前一個時鐘周期中指令隊列的狀態(tài)，為8086對內(nèi)部指令隊列的跟蹤提供幫助。,最大模式,S2、S1、S0總線周期狀態(tài)信號，輸出 這些信號的組合指出當(dāng)前總線周期中進行的數(shù)據(jù)傳輸類型。8288利用這些信號產(chǎn)生對存儲器和I/O接口的控制信號。 S2可以看成是區(qū)分內(nèi)存?zhèn)鬏敽虸/O傳輸?shù)臉?biāo)志。 S1可以看成是區(qū)分輸入操作和輸出的標(biāo)志。,最大模式,最大模式,LOCK 總線

18、封鎖信號，輸出。 當(dāng)此信號有效時，系統(tǒng)中其他總線主部件不能占有總線。 RQ/GT1，RQ/GT0 總線請求信號，輸入； 總線授權(quán)信號，輸出。 此兩個信號可供CPU以外的兩個模塊用來發(fā)出使用總線的請求信號和接收CPU對總線的授權(quán)信號。都是雙向信號。,三、 8088的引腳與8086的不同之處,8086的操作和時序, 系統(tǒng)的復(fù)位和啟動操作； 暫停操作； 總線操作； 中斷操作； 最小模式下的總線保持； 最大模式下的總線請求/允許。,系統(tǒng)的復(fù)位和啟動操作,CS=FFFFH IP0000H,復(fù)位操作的時序。,總線讀操作,寫操作時序,補充：三態(tài)門和D觸發(fā)器,三態(tài)門和以D觸發(fā)器形成的鎖存器是微機接口電路中最常

19、使用的兩類邏輯電路 三態(tài)門：功率放大、導(dǎo)通開關(guān) 器件共用總線時，一般使用三態(tài)電路： 需要使用總線的時候打開三態(tài)門； 不使用的時候關(guān)閉三態(tài)門，使之處于高阻 D觸發(fā)器：信號保持，也可用作導(dǎo)通開關(guān),三態(tài),鎖存,三態(tài)緩沖器（三態(tài)門）,具有單向?qū)ê腿龖B(tài)的特性,T為低平時： 輸出為高阻抗（三態(tài)） T為高電平時： 輸出為輸入的反相,74LS244,雙4位單向緩沖器 分成4位的兩組 每組的控制端連接在一起 控制端低電平有效 輸出與輸入同相,每一位都是一個三態(tài)門， 每4個三態(tài)門的控制端連接在一起,雙向三態(tài)緩沖器,具有雙向?qū)ê腿龖B(tài)的特性,OE*0，導(dǎo)通 T1 AB T0 AB OE*1，不導(dǎo)通,Intel 8

20、286,8位雙向緩沖器 控制端連接在一起， 低電平有效 可以雙向?qū)?輸出與輸入同相,OE*0，導(dǎo)通 T1 AB T0 AB OE*1，不導(dǎo)通,每一位都是一個雙向三態(tài)門， 8位具有共同的控制端,74LS245,8位雙向緩沖器 控制端連接在一起， 低電平有效 可以雙向?qū)?輸出與輸入同相,E*0，導(dǎo)通 DIR1 AB DIR0 AB E*1，不導(dǎo)通,74LS245與Intel 8286功能一樣,D觸發(fā)器,電平鎖存： 高電平通過，低電平鎖存 上升沿鎖存： 通常用負(fù)脈沖觸發(fā)鎖存,負(fù)脈沖的上升沿,帶有異步置位清零的 電平控制的鎖存器,74LS273,具有異步清零的 TTL上升沿鎖存器,每一位都是一個D

21、觸發(fā)器， 8個D觸發(fā)器的控制端連接在一起,三態(tài)緩沖鎖存器（三態(tài)鎖存器）,T,A,D Q C,B,Intel 8282,具有三態(tài)輸出的 TTL電平鎖存器 STB 電平鎖存引腳 OE* 輸出允許引腳,每一位都是一個三態(tài)鎖存器， 8個三態(tài)鎖存器的控制端連在一起,74LS373,具有三態(tài)輸出的 TTL電平鎖存器 LE 電平鎖存引腳 OE* 輸出允許引腳,74LS373與Intel 8282功能一樣,2.1.3 最小模式的總線形成,（1） 20位地址總線的形成,采用3個8282進行鎖存和驅(qū)動 Intel 8282是三態(tài)透明鎖存器，類似有Intel 8283和通用數(shù)字集成電路芯片373 三態(tài)輸出： 輸出控

22、制信號有效時，允許數(shù)據(jù)輸出； 無效時，不允許數(shù)據(jù)輸出，呈高阻狀態(tài) 透明：鎖存器的輸出能夠跟隨輸入變化,（2） 8位數(shù)據(jù)總線的形成,采用數(shù)據(jù)收發(fā)器8286進行雙向驅(qū)動 Intel 8286是8位三態(tài)雙向緩沖器，類似功能的器件還有Intel 8287、通用數(shù)字集成電路245等 另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個常用的雙4位三態(tài)單向緩沖器,（3） 系統(tǒng)控制信號的形成,由8086引腳直接提供 因為基本的控制信號8086引腳中都含有 例如：IO/M*、WR*、RD*等 其它信號的情況看詳圖,2.1.4 最大組態(tài)的引腳定義,8086的數(shù)據(jù)/地址等引腳在最大組態(tài)與最

23、小組態(tài)時相同 有些控制信號不相同，主要是用于輸出操作編碼信號，由總線控制器8288譯碼產(chǎn)生系統(tǒng)控制信號： S2*、S1*、S0*3個狀態(tài)信號 LOCK*總線封鎖信號 QS1、QS0指令隊列狀態(tài)信號 RQ*/GT0*、RQ*/GT1*2個總線請求/同意信號,2.1.5 最大組態(tài)的總線形成, 系統(tǒng)地址總線 采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器74LS244 系統(tǒng)數(shù)據(jù)總線 通過三態(tài)雙向緩沖器74LS245形成和驅(qū)動 系統(tǒng)控制總線 主要由總線控制器8288形成 MEMR*、MEMW*、IOR*、IOW*、INTA*,2.2 8086的總線時序,時序（Timing）是指信號高低電平(有效或無

24、效)變化及相互間的時間順序關(guān)系。 總線時序描述CPU引腳如何實現(xiàn)總線操作 CPU時序決定系統(tǒng)各部件間的同步和定時,什么是總線操作？,2.2 8086的總線時序（續(xù)1）,總線操作是指CPU通過總線對外的各種操作 8086的總線操作主要有： 存儲器讀、I/O讀操作 存儲器寫、I/O寫操作 中斷響應(yīng)操作 總線請求及響應(yīng)操作 CPU正在進行內(nèi)部操作、并不進行實際對外操作的空閑狀態(tài)Ti 描述總線操作的微處理器時序有三級： 指令周期 總線周期 時鐘周期,什么是指令、總線和時鐘周期？,2.2 8086的總線時序（續(xù)2）,指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周

25、期 總線周期是指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程 8086的基本總線周期需要4個時鐘周期 4個時鐘周期編號為T1、T2、T3和T4 總線周期中的時鐘周期也被稱作“T狀態(tài)” 時鐘周期的時間長度就是時鐘頻率的倒數(shù) 當(dāng)需要延長總線周期時需要插入等待狀態(tài)Tw,何時有總線周期？,演示,2.2 8086的總線時序（續(xù)3）,任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼 任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期 只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O

26、寫總線周期 CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期,如何實現(xiàn)同步？,2.2 8086的總線時序（續(xù)4）,總線操作中如何實現(xiàn)時序同步是關(guān)鍵 CPU總線周期采用同步時序： 各部件都以系統(tǒng)時鐘信號為基準(zhǔn) 當(dāng)相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器） CPU與外設(shè)接口常采用異步時序，它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作,2.2.1 最小組態(tài)的總線時序,本節(jié)展開微處理器最基本的4種總線周期 存儲器讀總線周期 存儲器寫總線周期 I/O讀總線周期 I/O寫總線周期,存儲器寫總線周期,T1狀態(tài)輸出20位存儲器地址A19A0 IO/M*輸出低電平，表示存儲器操作； ALE輸出正

27、脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,I/O寫總線周期,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,存儲器讀總線周期,T1狀態(tài)輸出20位存儲器地址A19A0 IO/M*輸出低電平，表示存儲器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號RD* T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)

28、，完成數(shù)據(jù)傳送,演示,I/O讀總線周期,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號RD* T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送,插入等待狀態(tài)Tw,同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步 在讀寫總線周期中，判斷是否插入Tw 1. 在T3的前沿檢測READY引腳是否有效 2. 如果READY無效，在T3和T4之間插入一個等效于T3的Tw ，轉(zhuǎn)1 3. 如果READY有效，執(zhí)行完該T狀態(tài)，進入T4狀態(tài),演示,2.2.2 最大組態(tài)的寫總線時序,2.2.2 最大組態(tài)的讀總線時序,2.3操作模式,80386以上的微處理器都有三種工作方式： 1.實地址模式 2.保護模式