SOI絕緣體上工藝簡介

1、 主要內(nèi)容 集成電路制備工藝 SOI的挑戰(zhàn)與機遇 SOI器件和電路制備技術(shù) 幾種新型SOI電路制備技術(shù) 集成電路設(shè)計與制造的主要流程框 架 設(shè)計設(shè)計 芯片檢測芯片檢測 單晶、外單晶、外 延材料延材料 掩膜版掩膜版 芯片制芯片制 造過程造過程 封裝封裝測試測試 系統(tǒng)需求 系統(tǒng)需求 制造業(yè)芯片制造過程芯片制造過程 由氧化、淀積、離子注入或蒸由氧化、淀積、離子注入或蒸 發(fā)形成新的薄膜或膜層發(fā)形成新的薄膜或膜層 曝曝 光光 刻刻 蝕蝕 硅片硅片 測試和封裝測試和封裝 用掩膜版用掩膜版 重復(fù)重復(fù) 20-30次次 AA 集成電路芯片的顯微照片 Vsspoly 柵Vdd布線通道 參考孔 有源區(qū) N + P

2、+ N溝道溝道MOS晶體管晶體管 CMOS集成電路(互補型MOS集成電路)： 目前應(yīng)用最為廣泛的一種集成電路，約占 集成電路總數(shù)的95%以上。 集成電路制造工藝 前工序 后工序 輔助工序 前工序：集成電路制造工序 圖形轉(zhuǎn)換：將設(shè)計在掩膜版(類似于照相底片)上的圖形轉(zhuǎn)移到半導(dǎo)體單晶片上 摻雜：根據(jù)設(shè)計的需要，將各種雜質(zhì)摻雜在需要的位置上，形成晶體管、接觸等 制膜：制作各種材料的薄膜 圖形轉(zhuǎn)換： 光刻：接觸光刻、接近光刻、投影光刻、電子束光刻 刻蝕：干法刻蝕、濕法刻蝕 摻雜： 離子注入 退火 擴散 制膜： 氧化：干氧氧化、濕氧氧化等 CVD：APCVD、LPCVD、PECVD PVD：蒸發(fā)、濺射

3、前工序：集成電路制造工序 后工序 劃片 封裝 測試 老化 篩選 輔助工序 超凈廠房技術(shù) 超純水、高純氣體制備技術(shù) 光刻掩膜版制備技術(shù) 材料準(zhǔn)備技術(shù) 隔離技術(shù)隔離技術(shù) PN結(jié)隔離 場區(qū)隔離 絕緣介質(zhì)隔離 溝槽隔離 LOCOS 隔離工藝隔離工藝 溝槽隔離工藝 接觸與互連 Al是目前集成電路工藝中最常用的金 屬互連材料 但Al連線也存在一些比較嚴(yán)重的問題 電遷移嚴(yán)重、電阻率偏高、淺結(jié)穿透等 Cu連線工藝有望從根本上解決該問題 IBM、Motorola等已經(jīng)開發(fā)成功 目前，互連線已經(jīng)占到芯片總面積的 7080%；且連線的寬度越來越窄， 電流密度迅速增加 SOI 挑戰(zhàn)與 機遇 1947年年12月月Sch

4、ockley 等三人等三人發(fā)明晶體管，發(fā)明晶體管， 1956年年獲得諾貝爾獎獲得諾貝爾獎 晶體管和集成電路的發(fā)明晶體管和集成電路的發(fā)明 拉開了人類信息時代的序幕拉開了人類信息時代的序幕 1958年年Kilby發(fā)明第一發(fā)明第一 塊集成電路，塊集成電路，2000年年 獲諾貝爾物理學(xué)獎獲諾貝爾物理學(xué)獎 微處理器的性能微處理器的性能 100 G 10 G Giga 100 M 10 M Mega Kilo 1970 1980 1990 2000 2010 成熟期成熟期 半半導(dǎo)導(dǎo)體體發(fā)發(fā)展展計計劃劃（S SI IA A 1 19 99 99 9年年版版） 年年 份份1999200020012002200

5、320042005200820112014 特特征征尺尺寸寸（nm）180165150130120110100705035 存存貯貯器器生生產(chǎn)產(chǎn)階階段段 產(chǎn)產(chǎn)品品代代 256M512M1G2G16G MPU芯芯片片功功能能數(shù)數(shù) （百百萬萬晶晶體體管管） 23.847.695.219053915234308 硅硅片片直直徑徑(mm)200200300300300300300300300450 在在 生生 產(chǎn)產(chǎn) 階階 段段 DRAM封封裝裝后后單單 位位比比特特價價（百百萬萬 分分之之一一美美分分） 157.63.81.90.24 1999 Edition （ SIA美美 EECA歐歐 EIAJ日

6、日 KSIA南南朝朝鮮鮮 TSIA臺臺） 器件尺寸縮小帶來一系列問題 體硅CMOS電路 寄生可控硅閂鎖效應(yīng) 軟失效效應(yīng) 器件尺寸的縮小 各種多維及非線性效應(yīng)：表面能級量子化效應(yīng)、隧穿效應(yīng)、短溝道效 應(yīng)、窄溝道效應(yīng)、漏感應(yīng)勢壘降低效應(yīng)、熱載流子效應(yīng)、亞閾值電導(dǎo) 效應(yīng)、速度飽和效應(yīng)、速度過沖效應(yīng) 嚴(yán)重影響了器件性能 器件隔離區(qū)所占芯片面積相對增大 寄生電容增加 影響了集成度及速度的提高 克服上述效應(yīng)，采取的措施 工藝技術(shù) 槽隔離技術(shù) 電子束刻蝕 硅化物 中間禁帶柵電極 降低電源電壓 在體硅CMOS集成電路中，由于體效應(yīng)的作用，降低電源電壓會使結(jié)電容增 加和驅(qū)動電流減小，導(dǎo)致電路速度迅速下降 急需開

7、發(fā)新型硅材料及探索新型高性能器件和電路結(jié)構(gòu)，充分發(fā)揮硅集成技術(shù)的 潛力： SOI技術(shù) 的特點 SOI技術(shù) SOI：Silicon-On-Insulator 絕緣襯底上的硅 Si Si SiO2 SOI技術(shù)的特點 速度高： 遷移率高：器件縱向電場小，且反型層較厚，表面散 射作用降低 跨導(dǎo)大 寄生電容?。杭纳娙葜饕獊碜噪[埋二氧化硅層電容， 遠小于體硅MOSFET中的電容，不隨器件按比例縮小 而改變，SOI的結(jié)電容和連線電容都很小 典型典型1 m CMOS工藝條件下體硅和工藝條件下體硅和 SOI器件的寄生電容器件的寄生電容(pF/ m2) 電容類型電容類型 SOI(SIMOX) 體體 硅硅 電容比

8、電容比(體硅體硅/SOI) 柵柵 1.3 1.3 1 結(jié)與襯底結(jié)與襯底 0.05 0.20.35 47 多晶硅與襯底多晶硅與襯底 0.04 0.1 2.5 金屬金屬1與襯底與襯底 0.027 0.05 1.85 金屬金屬2與襯底與襯底 0.018 0.021 1.16 SOI技術(shù)的特點 功耗低： 靜態(tài)功耗：Ps=ILVdd 動態(tài)功耗：PA=CfVdd2 集成密度高： SOI電路采用介質(zhì)隔離，它不需要體硅CMOS電路的 場氧化及井等結(jié)構(gòu)，器件最小間隔僅僅取決于光刻和 刻蝕技術(shù)的限制，集成密度大幅度提高 SOI技術(shù)的特點 抗輻照特性好： SOI技術(shù)采用全介質(zhì)隔離結(jié)構(gòu)，徹底消除體硅 CMOS電路的L

9、atch-up效應(yīng) 具有極小的結(jié)面積 具有非常好的抗軟失效、瞬時輻照和單粒 子(粒子)翻轉(zhuǎn)能力 載能粒子射入體硅和SOI器件的情況 SOI技術(shù)的特點 成本低： SOI技術(shù)除原始材料比體硅材料價格高之外，其它成 本均少于體硅 CMOS/SOI電路的制造工藝比典型體硅工藝至少少用 三塊掩膜版，減少1320的工序 使相同電路的芯片面積可降低1.8倍，浪費面積減少 30以上 美國SEMATECH的研究人員預(yù)測CMOS/SOI電路的 性能價格比是相應(yīng)體硅電路的2.6倍 SOI技術(shù)的特點 特別適合于小尺寸器件： 短溝道效應(yīng)較小 不存在體硅CMOS電路的金屬穿通問題， 自然形成淺結(jié) 泄漏電流較小 亞閾值曲線

10、陡直 漏電相同時薄膜SOI與體硅器件的 亞閾值特性 SOI技術(shù)的特點 特別適合于低壓低功耗電路： 在體硅CMOS集成電路中，由于體效應(yīng) 的作用，降低電源電壓會使結(jié)電容增加 和驅(qū)動電流減小，導(dǎo)致電路速度迅速下 降 對于薄膜全耗盡CMOS/SOI集成電路， 這 兩 個 效 應(yīng) 都 很 小 ， 低 壓 全 耗 盡 CMOS/SOI電路與相應(yīng)體硅電路相比具 有更高的速度和更小的功耗 SOI器件與體硅器件的飽和漏電流之比與電源電壓的關(guān)系 SOI技術(shù)的特點 SOI結(jié)構(gòu)有效克服了體硅技術(shù)的不足，充分發(fā)揮了硅集成技術(shù)的潛力 Bell實驗室的H. J. Leamy將這種接近理想的器件稱為是下一代高速CMOS技術(shù)

11、 美國SEMATECH公司的P.K.Vasudev也預(yù)言，SOI技術(shù)將成為亞100納米 硅集成技術(shù)的主流工藝 應(yīng)用領(lǐng)域：高性能ULSI、VHSI、高壓、高溫、抗輻照、低壓低功耗及三維集成 SOI技 術(shù)的 挑戰(zhàn) 和機 遇 SOI技術(shù)挑戰(zhàn)和機遇 SOI材料是SOI技術(shù)的基礎(chǔ) SOI技術(shù)發(fā)展有賴于SOI材料的不斷進步，材料是SOI 技術(shù)發(fā)展的主要障礙 SOS、激光再結(jié)晶、ZMR、多孔硅氧化 這個障礙目前正被逐漸清除 S O I 材 料 制 備 的 兩 個 主 流 技 術(shù) S I M O X 和 BOUNDED SOI最近都有了重大進展 SOI技術(shù)挑戰(zhàn)和機遇 SIMOX材料： 最新趨勢是采用較小的氧注

12、入劑量 顯著改善頂部硅層的質(zhì)量 降低SIMOX材料的成本 低注入劑量( 41017/cm2)的埋氧厚度?。?001000 退火溫度高于1300，制備大面積(300mm)SIMOX材 料困難 SOI技術(shù)挑戰(zhàn)和機遇 鍵合(Bonded)技術(shù)： 硅膜質(zhì)量高 埋氧厚度和硅膜厚度可以隨意調(diào)整 適合于功率器件及MEMS技術(shù) 硅膜減薄一直是制約該技術(shù)發(fā)展的重要障礙 鍵合要用兩片體硅片制成一片SOI襯底，成本至少是 體硅的兩倍 SOI技術(shù)挑戰(zhàn)和機遇 Smart-Cut技術(shù)是一種智能剝離技術(shù) 將離子注入技術(shù)和硅片鍵合技術(shù)結(jié)合在一起 解決了鍵合SOI中硅膜減薄問題，可以獲得均勻性很 好的頂層硅膜 硅膜質(zhì)量接近體硅

13、。 剝離后的硅片可以作為下次鍵合的襯底，降低成本 SOI技術(shù)挑戰(zhàn)和機遇 SOI材料質(zhì)量近幾年有了驚人進步 生產(chǎn)能力和成本成為關(guān)鍵問題 Smart-Cut技術(shù)和低劑量SIMOX技術(shù)是兩個最有競爭力的技術(shù) 智能剝離 SOI工藝 流程圖 (SMART CUT SOI) SOI技術(shù)挑戰(zhàn)和機遇 浮體效應(yīng)是影響SOI技術(shù)廣泛應(yīng)用的另一原因 對SOI器件的浮體效應(yīng)沒有一個清楚的認(rèn)識 如何克服浮體效應(yīng)導(dǎo)致的閾值電壓浮動、記憶效應(yīng)、 遲滯效應(yīng)等對實際電路的影響，還不很清楚 浮體效應(yīng)可以導(dǎo)致數(shù)字電路的邏輯失真和功耗的增大 SOI技術(shù)挑戰(zhàn)和機遇 抑制浮體效應(yīng) Ar注入增加體/源結(jié)漏電 LBBC結(jié)構(gòu) 在源區(qū)開一個P區(qū)

14、通道 肖特基體接觸技術(shù) 場屏蔽隔離技術(shù) 這些技術(shù)都存在各種各樣的自身缺陷，不能被廣泛接 受 SOI技術(shù)挑戰(zhàn)和機遇 全耗盡SOI MOSFET可以抑制浮體效應(yīng)，并 有良好的亞閾特性和短溝效應(yīng) 控制超薄FD SOI MOSFET的閾值電壓比較困難 閾值電壓與硅膜厚度的關(guān)系極為敏感 較大的寄生源漏電阻等 SOI技術(shù)挑戰(zhàn)和機遇 SOI器件與電路的EDA技術(shù)發(fā)展緩慢，已經(jīng)成 為影響SOI技術(shù)廣泛應(yīng)用的一個重要原因 體硅的EDA工具已經(jīng)非常完善 SOI的EDA工具相對滯后：SOI器件是一個五端 器件，建立SOI器件、電路模型要比體硅器件復(fù) 雜得多 SOI技術(shù)挑戰(zhàn)和機遇 體硅技術(shù)迅速發(fā)展和巨大成功抑制了人們

15、投入SOI技術(shù)研究的熱情 工業(yè)界不愿花時間和金錢在SOI工藝的優(yōu)化上，使SOI技術(shù)的優(yōu)越性不能得以充分發(fā)揮 現(xiàn)在形勢正在發(fā)生微妙變化，手提電腦、手提電話迅速興起，促發(fā)了人們對低壓、低功耗及超高速電 路的需求，體硅CMOS電路在這些方面有難以逾越的障礙 SOI技術(shù)發(fā)展的新機遇 SOI技術(shù)挑戰(zhàn)和機遇 器件尺寸縮小，改善了ULSI的性能： 速度、集成度、成本等，也帶來了 很多問題 一類是災(zāi)難性的，影響器件功能及可 靠性，其中最突出的是熱載流子效應(yīng) 一類是造成動態(tài)節(jié)點的軟失效，在 DRAM中這個問題尤為重要 降低電源電壓已成為解決以上 問題的主要措施 SOI技術(shù)挑戰(zhàn)和機遇 影響降低電源電壓的因素 體效

16、應(yīng) 寄生結(jié)電容 當(dāng)電源電壓降低時，會使電路驅(qū)動電流減小、 泄漏電流增加，引起電路的速度下降和功耗增 加 SOI是最佳選擇 SOI技術(shù)挑戰(zhàn)和機遇 存儲器： 1993年Motorola首先利用0.5微米工藝研制出電源電壓小于2V的1K SRAM IBM公司制成在1V電壓下工作的512K SRAM，1997年，IBM又發(fā)布了利用0.25微米CMOS工藝加 工的FDSOI 1M/4M SRAM，其電源電壓僅為1.25V 韓國三星生產(chǎn)了電源電壓為1V的0.5微米DRAM，同年，16M SOI DRAM也面世了 SOI技術(shù)挑戰(zhàn)和機遇 CPU：功耗與速度的矛盾突出 IBM公司報道了采用0.13m SOI工藝

17、研制的微 處理器電路的功耗比相應(yīng)體硅電路低1/3，速度 增加35，性能提高2030，而成本僅增加 10 AMD已經(jīng)全面生產(chǎn)低壓SOI CPU SOI器件 與電路 制備技 術(shù) SOI(Silicon-On-Insulator: （絕緣襯底上的硅)技術(shù) SOI器件與電路制備技術(shù) 體硅器件與SOI電路制備工藝的比較 SOI電路制備工藝簡單 制作阱的工藝 場區(qū)的工藝 沒有金屬Al穿刺問題 隔離技術(shù) 100絕緣介質(zhì)隔離 LOCOS隔離 硅島隔離 氧化臺面隔離 SOI器件與電路制備技術(shù) 抑制邊緣寄生效應(yīng) 環(huán)形柵器件 邊緣注入 抑制背溝道晶體管效應(yīng) 背溝道注入 抑制襯底浮置效應(yīng) 襯底接地 硅化物工藝 防止將

18、硅膜耗盡 幾種新型的 SOI器件和 電路制備工 藝 Tpd=37ps 柵長為90納米的柵圖形照片 凹陷溝凹陷溝 道道SOI 器件器件 埋氧 氮化硅 40nm熱氧 埋氧 局部氧化減薄硅膜 埋氧 去掉氮化硅和氧化層 埋氧 金屬 硅柵氧化層 溝道區(qū) 經(jīng)標(biāo)準(zhǔn)的SOI CMOS 工藝 新型新型SOI柵控混合管柵控混合管(GCHT) p+ n+ p n- n+ Vs Vd Vg Vb p+ p+ MILC平面雙柵器件 平面雙柵是理想的雙柵器件 但工藝復(fù)雜，關(guān)鍵是雙柵自對準(zhǔn)、溝道區(qū)的形成，等待著工藝上的突破 利用MILC（metal induced lateral crystallization）和高溫退火

19、技 術(shù)實現(xiàn)平面雙柵器件 精確的自對準(zhǔn)雙柵 工藝相對簡單 MILC和高溫退火 主要步驟：主要步驟： a-Si 淀淀積，積，550C LTO 淀淀積，積， 光刻長條窗口，光刻長條窗口， 金屬鎳淀積金屬鎳淀積（5-10nm） 退火退火550, 24小時小時,N2 去除鎳、去除鎳、LTO 高溫退火高溫退火(900，1小時小時) 高溫處理后， MILC多晶硅晶粒的尺寸將顯著增大。 二次結(jié)晶效應(yīng): 由于原始晶粒相同的取向和低的 激活能使大尺寸單晶粒的產(chǎn)生變得容易得多。 改善了材料晶體結(jié)構(gòu)的完整性。 常規(guī)MILC技術(shù)+高溫退火處理相結(jié)合: 晶粒尺寸 達10微米以上的單晶粒硅膜，可進行器件制備。 MILC d

20、irection Si Substrate Buried oxide LTO Nickel a-Si (a) (b) N+N+ (c) N+N+ (d) N+N+ (e) Ni (f) substrate substrate substrate substrate substrate 硅片氧化5000 ; 連續(xù)淀積SiN(500 ), LT O ( 2 0 0 0 ) , a - S i ( 5 0 0 ） 和 LTO(2000) ; 光刻并刻蝕 淀積2500 a- Si; 磷離子注入; 淀積4500 LTO ; CMP 然后干法 刻蝕去除顯 露的a-Si BOE去除 LTO MILC : 淀

21、積LTO; 光刻長條窗口; 鎳淀積; 退火550. 去除 LTO,鎳; 刻蝕形成有源區(qū)。 底部的LTO顯露. substrate Silicon Oxide Nitride 新的自對準(zhǔn)平面雙柵MOS晶體管工藝集成 方案提出及工藝過程 (h) (i) ( j ) N + N + substrate N+N + N+ N+ Top-Gate, Bottom GateDrai n Sourc e substrate N + N + N + N + substrate (g) substrate (g) N + N + substrate 然后用BOE 腐 蝕 掉 顯 露 LTO。 這樣就在溝道 膜的

22、上方形成一 淺槽，而在下方 形成一隧道。這 個淺槽和隧道最 終將決定頂柵和 底柵的幾何尺寸， 并使它們互相自 對準(zhǔn)。 850下生長柵 氧;同時用作 MIUC的高溫退火. 淀積多晶硅， 刻蝕形成柵電極。 用CMP移走位于 源漏區(qū)上方的Poly- Si，使得上下柵電 極的長度完全相同. DSOI(S/D on Insulator)器件結(jié)構(gòu)與制作器件結(jié)構(gòu)與制作 Selective Oxygen Impantation Thermal Oxide as Mask High Temperature Anealing And Buried Oxide Formation n+ n+n-n- Convent

23、ional CMOS Technology (1) DSOI器件剖面圖器件剖面圖 S/D下方是下方是SiO2 常規(guī) 常規(guī)CMOS工藝工藝 (2) 選擇性注氧選擇性注氧 熱氧化層作為注氧的掩膜熱氧化層作為注氧的掩膜 (3) 高溫退火高溫退火 S/D下方形成下方形成SiO2 優(yōu)點：自加熱、襯底浮置優(yōu)點：自加熱、襯底浮置 DSOI器件的器件的SEM照片照片 源漏區(qū)域由于下方埋氧體積的膨脹而引起了一定源漏區(qū)域由于下方埋氧體積的膨脹而引起了一定 程度的抬高。程度的抬高。 SON(Silicon on Nothing)器件器件 注氦技術(shù)制備SON材料 (100) 晶向p型硅片 熱氧化300-400埃 注入

24、能量100KeV 注入劑量1e17 退火溫度1100C, 時 間5分鐘, 梯度10度/分 結(jié)論： 注入劑量越大空 洞的密度就越大; 退火溫度越高， 空洞尺寸越大， 且空洞越靠近表 面 結(jié)束語 經(jīng)過20多年發(fā)展，SOI技術(shù)已經(jīng)取得 了十分巨大進步，正逐步走向成熟 當(dāng)特征尺寸小于0.1m、電源電壓在 1V時，體硅CMOS技術(shù)面臨巨大挑戰(zhàn) SOI技術(shù)的潛力開始顯現(xiàn)，大大提高 電路的性能價格比，CMOS/SOI將成 為主流集成電路加工技術(shù) 結(jié)束語 目前我們正處在SOI技術(shù) 迅速騰飛的邊緣 CMOS 集成電 路制造 工藝 形成N阱 初始氧化 淀積氮化硅層 光刻1版，定義出N阱 反應(yīng)離子刻蝕氮化硅層 N阱

25、離子注入，注磷 形成P阱 在N阱區(qū)生長厚氧化層，其它區(qū)域被氮化硅層保護而不會被氧化 去掉光刻膠及氮化硅層 P阱離子注入，注硼 推阱 退火驅(qū)入 去掉N阱區(qū)的氧化層 形成場隔離區(qū) 生長一層薄氧化層 淀積一層氮化硅 光刻場隔離區(qū)，非隔離 區(qū)被光刻膠保護起來 反應(yīng)離子刻蝕氮化硅 場區(qū)離子注入 熱生長厚的場氧化層 去掉氮化硅層 形成多晶硅柵 ? 生長柵氧化層 ? 淀積多晶硅 ? 光刻多晶硅柵 ? 刻蝕多晶硅柵 形成硅化物 淀積氧化層 反應(yīng)離子刻蝕氧化層，形成側(cè)壁氧化層 淀積難熔金屬Ti或Co等 低溫退火，形成C-47相的TiSi2或CoSi 去掉氧化層上的沒有發(fā)生化學(xué)反應(yīng)的Ti或Co 高溫退火，形成低阻穩(wěn)定的TiSi2或CoSi2 形成N管源漏區(qū) ? 光刻，利用光刻膠將PMOS區(qū)保護起來 ? 離子注入磷或砷，形成N管源漏區(qū) 形成P管源漏區(qū) ? 光刻，利用光刻膠將NMOS區(qū)保護起來 ? 離子注入硼，形成P管源漏區(qū) 形成接觸孔 化學(xué)氣相淀積磷硅玻璃層 退火和致密 光刻接觸孔版 反