EDA復習題(含答案)

1、1.可編程邏輯器件在現代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？目前最常用的兩種器件是什么？其結構特征如何？答：按可編程邏輯器件的發(fā)展，有簡單 PLD 器件（包括 PLA 、PAL 、GAL 、CPLD 、FPGA等）和復雜PLD 器件兩大類。目前最常用的兩種復雜PLD 器件是 CPLD 和 FPGA 。 CPLD即復雜可編程邏輯器件，其結構是基于ROM 的乘積項的可編程結構，而 FPGA 是現場可編程門陣列器件，其結構基于可編程的查找表。2.簡述 FPGA 等可編程邏輯器件設計流程答： FPGA 等可編程邏輯器件的設計流程即現代EDA 設計的流程，主要包括設計輸入、邏輯與

2、結構綜合、時序與功能仿真、編程下載、硬件測試等步驟。（或繪流程圖說明）3.一個設計實體由哪幾個基本部分組成？它們的作用如何？答：（1）庫與程序包部分：使實體所用資源可見；（ 2）實體部分：設計實體的外部特征描述； （ 3）結構體部分：設計實體的內部電路結構或功能描述。4.進程語句是如何啟動的？答：進程由敏感信號列表中的敏感信號的變化啟動。有兩種格式：一種是PROCESS（敏感信號表） IS，一種是PROCESS WAIT UNTILL敏感信號5.過程與函數的區(qū)別體現在哪些方面？答：相同點：過程與函數都屬于子程序，；都需要先定義后使用；都允許調用；都可以重載。但也有不同：（ 1）過程調用時作為一

3、個獨立的語句出現，函數調用時只能作為一個語句元素出現；（ 2）函數調用的結果是返回一個函數值，過程調用的結果是執(zhí)行過程體中的順序語句。6.過程可以定義在一個VHDL程序的那些位置？函數可以定義在一個VHDL程序的那些位置？7.VHDL是強類型語言還是弱類型語言？若數據類型不一致能否進行數據操作？如能，如何實現？答：強類型語言， 即只有同類型的數據能夠直接進行數據操作。若數據類型不一致不能進行直接數據操作，但能夠通過類型轉換函數等方法轉換為同類型數據后進行操作。8. 有限狀態(tài)機適用于什么數字系統(tǒng)的設計？有何優(yōu)點？答：有限狀態(tài)機適用于具有順序控制特征的數字系統(tǒng)設計，一般作為系統(tǒng)的控制部分。具有結構

4、模式簡單、結構清晰、易優(yōu)化、可靠性高、可實現高速控制等優(yōu)點。9.詳細討論并用示例說明with_select 語句和 case 語句的異同點。相同點：（ 1）描述完全條件； （ 2）條件的列出要求一致；,不同點：（ 1） with_select 是并行語句，case是順序語句；（2）格式上， with_select 語句只有最后一個子句分隔符用分號“； ”，前面所有子句用逗號“； ”。case語句的所有子句分隔符都用分號“； ”；,10.傳統(tǒng)設計方法和EDA 設計方法的主要的不同點？傳統(tǒng)設計方法：自下而上（Bottom - up) 的設計方法，是以固定功能元件為基礎，基于電路板的設計方法。EDA

5、 方法：自上而下（Top - Down) 的設計方法。其方案驗證與設計、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由EDA工具一體化完成。11.現代數字系統(tǒng)常用設計方法有哪些?自頂向下 (Top-down) 設計 ,自低向下 (Bottom-up) 設計， IP 復用技術與SoC（片上系統(tǒng)。12.VHDL語言可以把任意復雜的電路系統(tǒng)視作一個模塊，一個模塊可主要分為哪三個組成部分？庫和程序包、實體、結構體EDA 名詞解釋，寫出下列縮寫的中文（或者英文）含義：（10 分）1、 PLD ：可編程邏輯器件CPLD ：復雜可編程邏輯器件2、 HDL ：硬件描述語言VHDL ：甚高速集成電路硬件描述語

6、言3、 LUT ：查找表（ Look Up table ）4、 ASIC: 專用集成電路5、 SOC：片上系統(tǒng)6、 IP CORE ：知識產權核7、 FPGA ：現場可編程門陣列8、 JTAG ：聯(lián)合測試行動組9、 EAB ：嵌入式陣列快10、 LE （ LC ）：邏輯單元11、 SOPC：可編程片上系統(tǒng)12、 EDA ：電子設計自動化13、 FSM ：有限狀態(tài)機14、 BST ：邊界掃描測試15、 M4K ： Altera 公司 Cyclone 系列 FPGA 中的嵌入式存儲器模塊16、 RTL ：寄存器傳輸級17、 MV ：混合電壓18、 PLD ：可編程邏輯器件19、 std_logic

7、_vector ：一種數組型數據類型，其中每位數據均為std_logic 型。20、 one-hot：一種有限狀態(tài)機的編碼形式。狀態(tài)機的每個狀態(tài)都用一個觸發(fā)器來表示，即在每個狀態(tài)只有對應觸發(fā)器置“ 1”，其他觸發(fā)器均置“ 0”。21、 GAL ：通用陣列邏輯22、 LAB ：邏輯陣列塊23、 CLB ：可配置邏輯模塊24、 ISP：在系統(tǒng)可編程25、 ICR：在電路可重構26、 EDA ：電子設計自動化27、 SOC：片上系統(tǒng)28、 UART ：通用異步收發(fā)器設計題1、編寫上升沿觸發(fā)的D 觸發(fā)器的 VHDL 語言程序。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A

8、LL;ENTITY DCHUFAQI ISPORT (CLK,DCHUFAQI,en:IN STD_LOGIC;Q :OUT STD_LOGIC);END DCHUFAQI;ARCHITECTURE B OF DCHUFAQI ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIF (CLKEVENT AND CLK=1)THENIF(EN=1)THENQ1=DCHUFAQI;END IF;END IF;END PROCESS;Q 0)；ELSIFCLK EVENTANDCLK= 1 THENIF EN= 1 THENIF Q1 “ 100” THE

9、N Q1 ： =Q1+1 ；ELSE Q1 ： =“ 000”；ENDIF；ENDIF ；ENDIF ；IF Q1= “ 101” THEN COUT= 1；ELSE COUT= 0；END IF ；QB 時輸出 Q=1;LIBRARYIEEE ；USEIEEE .STD_LOGIC_1164 .ALLENTITYCOMPISPORT（A ， B： INSTD_LOGIC ；Q： OUTSTD_LOGIC ）；否則輸出Q=0.ENDCOMP ；ARCHITECTUREBEGINBEHA VOFCOMPISPROCESS（ A ， B）BEGINIFABTHEN Q=1；ELSEQ= 0； ;ENDIF；ENDPROCESS；END BEHA V4.寫出具有異步清零功能、時鐘上升沿觸發(fā)的D 觸發(fā)器的VHDL描述。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY DFF ISPORT(D, CLK ， RESET:IN STD_LOGIC;Q:OUT STD_LOGIC);END DFF;A