基于 DDS 技術(shù)的 FSK 調(diào)制器技術(shù)畢業(yè)設(shè)計

1、工工 學(xué)學(xué) 院院 畢畢 業(yè)業(yè) 設(shè)設(shè) 計（計（ 論論 文文 ） 題 目：基于 dds 技術(shù)的 fsk 調(diào)制器技術(shù) 專 業(yè)： 電子信息工程 班 級： 07 級 3 班 姓 名： 張 豹 學(xué) 號： 1665070325 指導(dǎo)教師： 李雙喜 日 期： 2010-12-22 目 錄 1 數(shù)字調(diào)制技術(shù)的類型及發(fā)展.2 1.1 數(shù)字調(diào)制技術(shù) .2 1.2 數(shù)字調(diào)制技術(shù)的基本方法 .3 1.3 數(shù)字調(diào)制技術(shù)的發(fā)展及應(yīng)用 .3 1.3.1 二進(jìn)制數(shù)字調(diào)制的原理.3 1.3.2 幾種數(shù)字調(diào)制的性能分析.4 2 本課題研究的內(nèi)容.4 2.1 2fsk 調(diào)制基本理論.4 2.2 研究 mfsk 調(diào)制基本理論 .5 2

2、.3 研究 fpga 的開發(fā)技術(shù) .6 2.4 研究 dds 開發(fā)技術(shù) .7 2.5 vhdl 標(biāo)準(zhǔn)硬件描述語言.9 2.6 研究 matlab 在通信技術(shù)方真中的方法 .10 3基于 dds 技術(shù)的 fsk 調(diào)制器的實現(xiàn).10 3.1 dds 的基本原理.10 3.2 2fsk 調(diào)制器的原理設(shè)計框圖.11 3.3 mfsk 調(diào)制器的原理設(shè)計框圖.12 4fsk 調(diào)制器的設(shè)計 .13 4.1 設(shè)計輸入 .13 4.2 分頻器的實現(xiàn) .13 4.3 偽隨機(jī)序列 .15 4.4 相位累加器的設(shè)計 .18 4.5 rom 查表的設(shè)計.19 4.6 d/a 轉(zhuǎn)換電路的設(shè)計.20 4.7 濾波器 lpf

3、 的設(shè)計 .23 4.8 fsk 調(diào)制器的 vhdl 程序及仿真.24 5 結(jié)論.25 6 感言.26 7 致謝.26 8 參考文獻(xiàn).27 基于 dds 技術(shù)的 fsk 調(diào)制器技術(shù) 作作 者：張者：張 豹豹 指導(dǎo)教師：李雙喜指導(dǎo)教師：李雙喜 摘 要：在數(shù)字通信系統(tǒng)中,fsk(頻移鍵控)為一種常用的數(shù)字調(diào)制方式。它的主要 優(yōu)點是:實現(xiàn)起來較容易,抗噪聲與抗衰減的性能較好。fsk 信號的產(chǎn)生 2 種方法:直 接調(diào)頻法和頻率鍵控法。直接調(diào)頻法實現(xiàn)方法簡單,但頻率穩(wěn)定度不高,同時頻率轉(zhuǎn) 換速度不快.而頻率鍵控法具有頻率穩(wěn)定度高、轉(zhuǎn)換速度快等特點,但會出現(xiàn)相位不 連續(xù)的情況。隨著數(shù)字通信技術(shù)和集成電路的

4、不斷發(fā)展,直接數(shù)字合成技術(shù)(dds) 和可編程邏輯門陣列(fpga)已經(jīng)得到了廣泛的應(yīng)用。dds 作為一種新型的頻率合 成技術(shù),具有頻率分辨力高、頻率轉(zhuǎn)換速度快,且當(dāng)頻率改變時輸出相位連續(xù),容易實 現(xiàn)各種調(diào)制功能等特點1。本文提出并實現(xiàn)了一種基于 dds 技術(shù)的 fsk 調(diào)制方 式,采用 v hdl 語言實現(xiàn)。該方法不僅具有頻率轉(zhuǎn)換速度快、分辨率高、相位連續(xù) 等。 關(guān)鍵詞:fsk dds fpga vhdl 1 數(shù)字調(diào)制技術(shù)的類型及發(fā)展 1.1 數(shù)字調(diào)制技術(shù) 受信者發(fā)送設(shè)備接收設(shè)備信源 噪聲 信道 （光纖信道、有線信道、無線信道） 發(fā)送端接收端 圖 1-1 通信系統(tǒng)的組成 通常，按照信道中傳輸

5、的是模擬信號和數(shù)字信號，相應(yīng)的把通信系統(tǒng)分為 模擬通信系統(tǒng)和數(shù)字通信系統(tǒng)。模擬通信系統(tǒng)是利用模擬信號來傳遞信息的通 信系統(tǒng)；數(shù)字通信系統(tǒng)是利用數(shù)字信號來傳遞信號的通信系統(tǒng)。數(shù)字通信系統(tǒng) 模型如圖 1-2 所示： 信息源信源編碼加密信道編碼數(shù)字調(diào)制 數(shù)字解調(diào)信道解碼解密信源解碼受信者 信道 （光纖信道、 有線信道、 無線信道） 噪聲 圖 1-2 數(shù)字通信系統(tǒng)的組成 與模擬通信相比，數(shù)字通信具有以下優(yōu)點： （1）抗干擾能力強(qiáng)，且噪聲不積累。 （2）傳輸差錯可控制。 （3）便于用現(xiàn)代數(shù)字信號處理技術(shù)對數(shù)字信息進(jìn)行處理、變換、存儲。 （4）易于集成，使通信設(shè)備微型化，重量輕。 （5）易于加密處理，且保

6、密性好。 但是數(shù)字通信的缺點是，一般需要較大的傳輸帶寬。數(shù)字信號的傳輸方式 分為基帶傳輸和帶通傳輸。未經(jīng)調(diào)制的數(shù)字信號所占據(jù)的頻譜是從零頻或很低 的頻率開始，稱為數(shù)字基帶信號。在某些遇有低通特性的有線信道中，特別是 傳輸距離不是很遠(yuǎn)的情況下，基帶信號可以不經(jīng)載波調(diào)制而直接傳輸。不經(jīng)載 波調(diào)制而直接傳輸數(shù)字基帶信號的系統(tǒng)，稱為數(shù)字基帶傳輸系統(tǒng)2。為了使數(shù) 字信號在帶通信道中傳輸，必須用數(shù)字基帶信號對載波進(jìn)行調(diào)制，以使信號與 信道的特性匹配，這種用數(shù)字基帶信號控制載波，把數(shù)字基帶信號為數(shù)字帶通 信號的過程稱為數(shù)字調(diào)制。 1.2 數(shù)字調(diào)制技術(shù)的基本方法 數(shù)字調(diào)制有兩種調(diào)制方法，兩種方法如下： （1）

7、利用模擬調(diào)制的方法去實現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看成模擬調(diào)制的 一個特例，把數(shù)字基帶信號當(dāng)做模擬信號的特殊情況來處理。 （2）利用數(shù)字信號的離散取值特點通過開關(guān)鍵控載波，從而實現(xiàn)數(shù)字調(diào)制。 這種方法稱為鍵控法，包括：振幅鍵控（ask） 、移鍵控（fsk） 、相移鍵控 （psk） 。 1.3 數(shù)字調(diào)制技術(shù)的發(fā)展及應(yīng)用 1.3.11.3.1 二進(jìn)制數(shù)字調(diào)制的原理二進(jìn)制數(shù)字調(diào)制的原理 （1）振幅鍵控：利用載波的幅度變化來傳遞數(shù)字信息，其頻率和初始相位 保持不變。在 2ask 中，載波的幅度只有兩種變化狀態(tài)，分別對應(yīng)二進(jìn)制信息 “0”或“1” 。一種常見的，也是最簡單的二進(jìn)制振幅鍵控方式成為通斷鍵控。

8、2ask 信號的一般表達(dá)式為： ttste ask cos)()( 2 其中 )()( sn nttgats 2ask 信號的產(chǎn)生方法通常有兩種：模擬調(diào)制（相乘器法）和鍵控法。 （2）頻移鍵控：利用載波的頻率變化來傳遞數(shù)字信息。在 2fsk 中，一個 2fsk 信號可以看成是兩個不同載頻的 2ask 信號的疊加。2fsk 信號的表達(dá)式為： ttsttste fsk22112 cos)(cos)()( 其中 ; )()( 1sn nttgats)()( 2sn nttgats 2fsk信號的產(chǎn)生方法主要有二種。第一種可以采用模擬調(diào)頻電路來實現(xiàn)； 第二種可以采用頻率鍵控法來實現(xiàn)3。 （3）相移鍵控

9、：利用載波的相位變化來傳遞數(shù)字信息，而振幅和頻率保持 不變，在 2psk 中，信號一般可以表示為一個雙極性全占空矩形脈沖序列與一個 正弦載波的相乘，即： ttste cpsk cos)()( 2 其中 )()( sn nttgats 1.3.21.3.2 幾種數(shù)字調(diào)制的性能分析幾種數(shù)字調(diào)制的性能分析 ask 是一種應(yīng)用最早的基本調(diào)制方式。其優(yōu)點是設(shè)備簡單，頻帶利用率高； 缺點是抗噪聲性能差，并且對信道特性變化敏感，不易是抽樣判決器工作 在最佳門限狀態(tài)。 fsk 是數(shù)字通信中不可或缺的一種調(diào)制方式。其優(yōu)點是抗干擾能力強(qiáng)，不 受信道參數(shù)變化影響，因此 fsk 特別適合應(yīng)用于衰落信道；其缺點是占用頻

10、帶 較寬，尤其是 mfsk，頻帶利用率較低。目前，調(diào)制體制主要應(yīng)用于中、低速數(shù) 據(jù)傳輸中。 psk 或 dpsk 是一種高傳輸效率的調(diào)制方式，其抗噪聲能力比 ask 和 fsk 都 強(qiáng)，且不易受信道特性變化的影響，在高、中速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。 psk 在相干解調(diào)時存在載波相位模糊度的問題，在實際中很少采用于直接傳輸。 mdpsk 應(yīng)用更廣泛。 2 本課題研究的內(nèi)容 頻移鍵控是利用二進(jìn)制數(shù)字基帶信號對載波頻率進(jìn)行變換來傳遞數(shù)字信息。 技術(shù)上的fsk有兩個分類，非相干和相干的fsk。在非相干的fsk，瞬時頻率之間 的轉(zhuǎn)移是兩個分立的價值觀命名為馬克和空間頻率。在另一方面，在相干頻移 鍵控

11、或二進(jìn)制的fsk，是沒有間斷期在輸出信號。本課題以實現(xiàn)2fsk調(diào)制器為例 來介紹。 2.1 2fsk調(diào)制基本理論 2fsk又稱頻移鍵控,它是利用二進(jìn)制數(shù)字基帶信號對載波頻率進(jìn)行變換來傳 遞數(shù)字信息,在發(fā)送端產(chǎn)生不同頻率的載波,傳“0”信號時,發(fā)送頻率為f1 的載 波；傳“1”信號時,發(fā)送頻率為f 2 的載波。在接收端把發(fā)送的不同頻率的載 波還原成相應(yīng)的數(shù)字基帶信號4。2fsk信號的表達(dá)式為： ttsttste fsk22112 cos)(cos)()( 其中 ; )()( 1sn nttgats)()( 2sn nttgats 2fsk 信號的調(diào)制有兩種方式：調(diào)頻法和頻率鍵控法5。 模擬調(diào)頻法

12、： 圖 2-1 模擬調(diào)制的組成 頻率鍵控法： 振蕩器f1選通開關(guān) 相加器反相器 選通開關(guān)振蕩器f2 圖 2-2 頻率鍵控法產(chǎn)生 2fsk 信號的原理圖 2.2 研究 mfsk 調(diào)制基本理論 mfsk 系統(tǒng)是 2fsk 系統(tǒng)的推廣,該系統(tǒng)有 m 個不同的載波頻率可供選擇, 每一個載波頻率對應(yīng)一個 m 進(jìn)制碼元信息,即用多個頻率不同的正波分別代表 不同的數(shù)字信號,在某一碼元時間內(nèi)只發(fā)送其中一個頻率6。mfsk 信號可表示: 1 ( )cosi m mfski i es tt 0 , 0, 0 ( )1 2 i i t ti a i t ti s ti 當(dāng)在時間間隔發(fā)送符號為時 上式中 當(dāng)在時間間隔

13、發(fā)送符號不為時 （、. . . 、m ） i 為載波角頻率,通常采用相位不連續(xù)的振蕩頻率,這樣便于利用合成器 來提供穩(wěn)定的信號頻率。 2.3 研究 fpga 的開發(fā)技術(shù) 可編程邏輯器件是 20 世紀(jì) 70 年代發(fā)展起來的一種新型邏輯器件，隨著微 電子制造工藝的發(fā)展，它也取得了長足的進(jìn)步，是目前數(shù)字系統(tǒng)設(shè)計的主要硬 件基礎(chǔ)。fpga 是 pla、gal、epld、cpld 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的 產(chǎn)物。它是作為 asic 領(lǐng)域中的一種半定制電路熱出現(xiàn)的，既解決了定制電路的 不足，又克服了原有可編程邏輯器件門電路有限的缺點。fpga 一般采用 sram 工藝，也有一些軍品和宇航級 fpg

14、a 采用 flash 或熔絲和反熔絲工藝。fpga 的 集成度很高，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序 與邏輯組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。 其組成部分主要有可編程輸入/輸出單元、基本可編程單元、內(nèi)嵌 sram、豐富 的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等。 如前所述，fpga 是由存放在片內(nèi)的 ram 來設(shè)置其工作狀況的，因此工作時 需要對片內(nèi) ram 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方 式。fpga 有如下幾種配置模式7： 并行模式：一片 eprom 配置一片 fpga。 主從模式：一片 eprom 配置多片

15、 fpga。 串行模式：串行 prom 配置 fpga。 外設(shè)模式：將 fpga 作為微處理器的外設(shè)，由微處理器對其編程。 目前，fpga 市場占有率最高的兩大公司 xilinx 和 altcra 生產(chǎn)的 fpga 都 是基于并行模式的，需要在使用時外接一個 eprom 保存程序。上電時，fpga 將 eprom 中的數(shù)據(jù)讀入片內(nèi) ram，完成配置后，進(jìn)入工作狀態(tài)；掉電后 fpga 恢復(fù) 白片，內(nèi)部邏輯消失。fpga 不僅能夠反復(fù)使用，還無需專門的 fpga 編程器， 只需要通用的 eprom、prom 編程器即可。actel、quicklogic 等公司提供反熔 絲技術(shù)的 fpga，只能下載

16、一次，具有抗輻射、耐高低溫、功耗低和熟讀快等優(yōu) 點，在軍品和航空航天領(lǐng)域中應(yīng)用較為廣泛，但是這種 fpga 不能重復(fù)擦寫，開 發(fā)初期比較麻煩，費(fèi)用也比較高。 dsp 從根本上講師適合串行算法的，多處理器系統(tǒng)是很昂貴的，而且只適 合粗粒度的并行運(yùn)算；fpga 可以在片內(nèi)實現(xiàn)細(xì)粒度，高度并行的運(yùn)算結(jié)構(gòu)。 fpga 和 dsp 兩者各有所長。實現(xiàn)時，一般的配合是 dsp 做主處理器，利用 fpga 的高度并行度和可重配置作 fft、fir 等等的協(xié)處理器。 新的趨勢已經(jīng)很明朗：fpga 已經(jīng)能夠依靠價格來和主流的 dsp 來競爭。此 外，fpga 的計算能力比 dsp 的性能更加強(qiáng)大。簡而言之，目前

17、各 fpga 生產(chǎn)商 的主流芯片已打破了 fpga 所有的舊標(biāo)準(zhǔn)，在系統(tǒng)實現(xiàn)和芯片選擇時，應(yīng)當(dāng)從算 法結(jié)構(gòu)等更深層次的角度出發(fā)8。 2.4 研究 dds 開發(fā)技術(shù) 1971 年，美國學(xué)者提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波 形的一中新的頻率合成原理，稱之為直接數(shù)字頻率合成器(dds)。這是頻率合成 技術(shù)的一次重大革命，但限于當(dāng)時微電子技術(shù)和數(shù)字信號處理技術(shù)的限制，dds 并沒有得到足夠的重視。隨著現(xiàn)代超大規(guī)模集成電路集成工藝的高速發(fā)展，使 得數(shù)字頻率合成技術(shù)得到了質(zhì)的飛躍，它在相對帶寬、頻率轉(zhuǎn)換時間、相位連 續(xù)性、正交輸出、高分辨率以及集成化等一系列性能指標(biāo)方面，已遠(yuǎn)遠(yuǎn)超過了 傳統(tǒng)

18、頻率合成技術(shù)所能達(dá)到的水平。但是由于 dds 數(shù)字化實現(xiàn)的固有特點，決 定了其輸出頻譜雜散較大，從 20 世紀(jì) 80 年代末開始通過深入的研究認(rèn)識了 dds 雜散成因及其分布規(guī)律后，對 dds 相位累加器進(jìn)行了改進(jìn)，rom 數(shù)據(jù)進(jìn)行了 壓縮，使用了抖動注入技術(shù)以及對 dds 工藝結(jié)構(gòu)和系統(tǒng)結(jié)構(gòu)進(jìn)行了改進(jìn)9。但 工藝的完善并沒有徹底解決 dds 中 dac 的瞬態(tài)毛刺和非線性這些固有缺陷，而 這些問題還會隨著溫度變化和電路工藝引入的數(shù)字噪聲等發(fā)生隨機(jī)變化，它們 所帶來的輸出信號頻譜質(zhì)量劣化很難改善。近幾年來，隨著 dds 技術(shù)的不斷完 善和發(fā)展，其輸出頻率、雜散、相位噪聲、功耗、集成化等各項性能

19、指標(biāo)較早 期產(chǎn)品已有大大提高，出現(xiàn)了一系列的優(yōu)秀產(chǎn)品。由于其在頻率合成以及信號 調(diào)制等方面出色的性能，應(yīng)用范圍已擴(kuò)展到通信、宇航、遙控遙測、儀器儀表 等各項電子領(lǐng)域。 dds 性能的優(yōu)缺點：正由于 dds 采用全數(shù)字技術(shù)，從概念到結(jié)構(gòu)都有很大 的突破，所以它具有其他頻率合成所無法比擬的優(yōu)越性10。 (1)頻率分辨率高。若時鐘頻率不變，dds 頻率分辨率僅由相位累加器位數(shù) 來決定，也就是理論上的值越大，就可以得到足夠高的頻率分辨率。目前，大 多數(shù) dds 的分辨率在 1hz 數(shù)量級，許多都小于 1mhz 甚至更小，這是其他頻率合 成器很難做到的。 (2)工作頻帶較寬。根據(jù) nyquist 定律，

20、只要輸出信號的最高頻率分辨率分 量小于或等于 fclk/2 就可以實現(xiàn)。而實際當(dāng)中由于受到低通濾波器設(shè)計以及雜 散分布的影響限制，僅能做到 40% fclk 左右。 (3)超高速頻率轉(zhuǎn)換時間。dds 是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié) 構(gòu)使得 dds 的頻率轉(zhuǎn)換時間極短。dds 的頻率轉(zhuǎn)換時間可達(dá)到納秒數(shù)量級，比 使用其它的頻率合成方法都要小幾個數(shù)量級。 (4)相位變化連續(xù)。改變 dds 輸出頻率，實際上改變的是每一個時鐘周期的 相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突 變，因而保持了信號相位的連續(xù)性。 (5)具有任意輸出波形的能力。只要 rom 中所存的幅值滿

21、足并且嚴(yán)格遵守 nyquist 定律，即可得到輸出波形。例如三角波、鋸齒波和矩形波。 (6)具有調(diào)制能力。由于 dds 是相位控制系統(tǒng)，這樣也就有利于各種調(diào)制功 能。 dds 的不足之處主要有如下兩點11： (1)散分量豐富。這些雜散分量主要由相位舍位、幅度量化和 dac 的非理想 特性所引起。因為在實際的 dds 電路中，為了達(dá)到足夠小的頻率分辨率，通常 將相位累加器的位數(shù)取大。但受體積和成本的限制，即使采用先進(jìn)的存儲方法， rom 的容量都遠(yuǎn)小于此，因此在對 rom 尋址時，只是用相位累加器的高位去尋 址，這樣不可避免地引起誤差，即相位舍位誤差。另外，一個幅值在理論上只 能用一個無限長的二

22、進(jìn)制代碼才能精確表示，由于 rom 的存儲能力，只采用了 有限比特代碼來表示這一幅值，這必然會引起幅度量化誤差。另外，dac 的有 限分辨率以及非線性也會引起誤差。所以對雜散的分析和抑制，一直是國內(nèi)外 研究的特點，因為它從很大程度上決定了 dds 的性能。 (2)頻帶受限。由于 dds 內(nèi)部 dac 和 rom 的工作速度限制，使得 dds 輸出的 最高頻率有限。目前市場上采用 cmos、ttl 等工藝制作的 dds 芯片工作頻率一 般在幾十 mhz 至幾百 mhz 左右。但隨著高速 gaas 器件的出現(xiàn)，頻帶限制已明顯 改善，芯片工作頻率可達(dá)到 2ghz 范圍左右。 三種頻率合成方式的性能比

23、較12 鎖相環(huán)頻率合成運(yùn)用了相位反饋控制原理來穩(wěn)定頻率，在頻率切換速度要 求方面不高，但對相噪、雜散有較高要求時，pll 頻率合成有特殊的優(yōu)勢。pll 式頻率合成輸出的頻率分辨率越高時，其頻率切換速度就越慢。如果要提高切 換速度，就必須犧牲分辨率，這是 pll 的工作機(jī)理所致，無法通過性能優(yōu)化來 解決。所以在選擇鎖相式頻率合成除了考慮頻譜純度外，還要考查其它性能是 否能滿足要求。dds 的全數(shù)字結(jié)構(gòu)給頻率合成領(lǐng)域注入了新的活力，但也正是 全數(shù)字結(jié)構(gòu)使 dds 有明顯的缺陷。 各類電子系統(tǒng)對信號源的要求越來越高，需要同時滿足相位噪聲、快捷變 頻、高頻率分辨率、寬帶、小體積、低功耗等指標(biāo)。雖然這三

24、種頻率合成方式 都可以在某些指標(biāo)上獲得理想的效果，但沒有一種方式可以滿足所有的技術(shù)要 求。實際上，由于三種方式各有優(yōu)劣，完全可以利用各自優(yōu)勢互補(bǔ)，所以產(chǎn)生 了混合式頻率合成技術(shù)。其中 dds 與 pll 頻率合成混合應(yīng)用最為廣泛。 2.5 vhdl 標(biāo)準(zhǔn)硬件描述語言 vhdl 的英文全名是 very-high-speed integrated circuit hardware description language，誕生于 1982 年。1987 年底，vhdl 被 ieee 和 美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 vhdl 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)， 行為，功能和接口。除了含有許多具有硬

25、件特征的語句外，vhdl 的語言形 式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。vhdl 的程序結(jié) 構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊 或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口)和內(nèi)部（或稱不可視部分） ，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界 面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種 將設(shè)計實體分成內(nèi)外部分的概念是vhdl 系統(tǒng)設(shè)計的基本點。 vhdl 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身 必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,vhdl 語言主 要具有以下優(yōu)

26、點 13： (1) vhdl 語言功能強(qiáng)大 , 設(shè)計方式多樣 。 vhdl 語言具有強(qiáng)大的語 言結(jié)構(gòu), 只需采用簡單明確的 vhdl 語言程序就可以描述十分復(fù)雜的硬件電 路。同時, 它還具有多層次的電路設(shè)計描述功能。此外 ,vhdl 語言能夠同 時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實現(xiàn) , 這是其他硬件描述語 言所不能比擬的。 vhdl 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計 方式, 也支持自底向上的設(shè)計方法 ; 既支持模塊化設(shè)計方法 , 也支持層次 化設(shè)計方法。 (2) vhdl 語言具有強(qiáng)大的硬件描述能力 。vhdl 語言具有多層次的電 路設(shè)計描述功能，既可描述系統(tǒng)級電路 ,

27、也可以描述門級電路；描述方式 既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混 合描述方式。同時， vhdl 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確 地建立硬件電路的模型。 vhdl 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的 數(shù)據(jù)類型。 vhdl 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù) 類型，這樣便會給硬件描述帶來較大的自由度。 (3) vhdl 語言具有很強(qiáng)的移植能力 。vhdl 語言很強(qiáng)的移植能力主要 體現(xiàn)在: 對于同一個硬件電路的 vhdl 語言描述 , 它可以從一個模擬器移 植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作 平臺移植到另

28、一個工作平臺上去執(zhí)行。 (4) vhdl 語言的設(shè)計描述與器件無關(guān) 。采用 vhdl 語言描述硬件電路 時, 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。這樣做的好處是可以 使設(shè)計人員集中精力進(jìn)行電路設(shè)計的優(yōu)化 , 而不需要考慮其他的問題。當(dāng) 硬件電路的設(shè)計描述完成以后 ,vhdl 語言允許采用多種不同的器件結(jié)構(gòu)來 實現(xiàn)。 (5) vhdl 語言程序易于共享和復(fù)用 。vhdl 語言采用基于庫 ( library) 的設(shè)計方法。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利 用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地 進(jìn)行設(shè)計 , 而是一些模塊的累加。這些模塊可以預(yù)先設(shè)

29、計或者使用以前設(shè) 計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進(jìn)行復(fù) 用。 由于 vhdl 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語 言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享, 從而減小 硬件電路設(shè)計的工作量, 縮短開發(fā)周期。 2.6 研究 matlab 在通信技術(shù)方真中的方法 matlab(matrix laboratory,矩陣實驗室)是集科學(xué)計算、圖形繪制、自 1984年由美國mathworks 公司推向市場以來，歷經(jīng)十幾年的競爭和發(fā)展，現(xiàn)已 成為國際公認(rèn)的最優(yōu)秀的科技應(yīng)用軟件。在國外的高等院校里，圖像處理及系 統(tǒng)仿真等強(qiáng)大功能于

30、一體的科學(xué)計算語言。matlab 仿真軟件已經(jīng)成為大學(xué)生、 碩士生和博士生必須掌握的一項基本技能。由于在各個領(lǐng)域的重要性，matlab 在教學(xué)的應(yīng)用中也越來越廣泛了。 利用 matlab 中模塊化的圖形仿真軟件 simulink 可以很方便的對各種通信 系統(tǒng)進(jìn)行仿真與分析, 在進(jìn)入 simulink 仿真環(huán)境后, 不需要書寫代碼, 只需 使用鼠標(biāo)拖動庫中的功能模塊并將它們連接起來, 按照實驗要求修改各模塊的 參數(shù)14。通過 simulink 仿真環(huán)境建立通信系統(tǒng)模型, 可使一些枯燥的電路變 得有趣味, 動態(tài)的通信系統(tǒng)更加形象直觀。通過仿真可清晰直觀地觀察系統(tǒng)的 輸出, 對應(yīng)不同的條件, 只要對

31、模塊的參數(shù)稍作修改即可, 不需要再重新構(gòu)建 仿真模型圖。結(jié)果分析表明, 用 matlab 仿真的方法與傳統(tǒng)的硬件實驗相比較, 其仿真結(jié)果的可信度高, 不受空間、時間和物質(zhì)條件的限制, 通信技術(shù)發(fā)展非 常迅速，各種各樣新型的通信技術(shù)不斷涌現(xiàn)，matlab 仿真軟件能夠快速地、方 便地、廉價地設(shè)計并構(gòu)造出各種通信技術(shù)的模型，提供了一個強(qiáng)大的工作平臺。 3基于 dds 技術(shù)的 fsk 調(diào)制器的實現(xiàn) 3.1 dds 的基本原理 直接數(shù)字頻率合成的理論依據(jù)是時域抽樣定理，即一個頻帶限制在 (0，fc/2)hz 范圍內(nèi)的時間信號 f(t)，如果以 tg=1/fc 秒的間隔對它進(jìn)行等間 隔抽樣，則信號將被所

32、得到的抽樣值完全確定。也就是說，此信號 f(t)可以由 其采樣值完全恢復(fù)過來。dds 正是基于這樣一個原理而形成的，它將一個階梯 化的信號(即采樣信號)通過一個理想的低通濾波器，就得到原始的連續(xù)信號 f(t)。 dds 的工作原理框圖如圖 3-1 所示，dds 系統(tǒng)由頻率控制字、相位累加器、 正弦查詢表、d/a 轉(zhuǎn)換器和低通濾波器組成。參考時鐘為高穩(wěn)定度的晶體振蕩 器，其輸出用于同步 dds 各組成部分的工作15。dds 系統(tǒng)的核心是相位累加器， 它由 n 位加法器與 n 位相位寄存器構(gòu)成，類似一個簡單的計數(shù)器。加法器將頻 率控制字與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄

33、存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新 相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù) 與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進(jìn)行 線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率 控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的 溢出頻率就是 dds 輸出的信號頻率。正弦查詢表是一個可編程只讀存儲器 (prom)，存儲的是以相位為地址的一個周期正弦信號的采樣編碼值，包含一個 周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)于正弦波中 0360 度范圍的一個相 位點。將相位寄存器的輸出與

34、相位控制字相加得到的數(shù)據(jù)作為一個地址對正弦 查詢表進(jìn)行尋址，查詢表把輸入的地址相位信息映射成正弦波幅度信號，通過 d/a 變換器把數(shù)字量變成模擬量，再經(jīng) 過低通濾波器平滑并濾除不需要的取樣 分量，以便輸出頻譜純凈的正弦波信號。 3-1 dds 結(jié)構(gòu)框圖 3. 2 2fsk 調(diào)制器的原理設(shè)計框圖 2fsk調(diào)制器的原理設(shè)計框圖如圖3-2所示。 整個系統(tǒng)主要由fpga 核心板、 d/ a 轉(zhuǎn)換器、低通濾波器和按鍵組成16。 載波頻率控制字a 和頻率控制字b 分別為輸入的2個載波頻率,通過按鍵輸入,fpga 內(nèi)部主要包括偽隨機(jī)序列信號 發(fā)生器、相位累加器、頻率選擇器和乘法器。 其中數(shù)字基帶信號由偽隨機(jī)

35、信號 發(fā)生器產(chǎn)生,相位累加器由加法器和寄存器組成,整個系統(tǒng)中的組合邏輯都要用 流水線結(jié)構(gòu),也就是把一個大的組合邏輯分解成若干個小的組合邏輯與寄存器, 以此來保證系統(tǒng)速度。 總的調(diào)制原理就是,通過頻率選擇器和偽隨機(jī)序列來選 擇輸出的載波頻率,載波頻率通過相位累加器對輸出的頻率控制字進(jìn)行累加,得 到的相位碼對正弦幅值存儲器尋址,使之輸出相應(yīng)的幅度碼。 輸入的幅度值與 輸出的幅度碼通過乘法器進(jìn)行相乘,實現(xiàn)幅度調(diào)制,最后輸出的信號波形經(jīng)過數(shù) 模轉(zhuǎn)換器和巴特沃思低通濾波器轉(zhuǎn)換后,得到2fsk調(diào)制信號波形。 分頻器 偽隨機(jī)信 號發(fā)生器 頻率控制字a 頻率控制字b 幅度控制字 頻 率 選 擇 器 波 形 r

36、 o m 表 f s k 信 號 巴特 沃斯 低通 濾波 乘 法 器 模 擬 轉(zhuǎn) 換 器 時鐘源 相 位 累 加 器 圖 3-2 dds 產(chǎn)生的 fsk 調(diào)制信號原理框圖 3.3 mfsk 調(diào)制器的原理設(shè)計框圖 mfsk 系統(tǒng)的原理框圖如圖 3-3 所示。mfsk 信號的產(chǎn)生有兩種方法，直接調(diào) 頻法和頻率鍵控法。直接調(diào)頻法是用數(shù)字基帶信號直接控制載頻振蕩器的振蕩 頻率。在發(fā)送端,輸入的二進(jìn)制碼元經(jīng)過邏輯電路和串/并變換電路轉(zhuǎn)換為 m 進(jìn) 制碼元,每 k 位二進(jìn)制碼分為一組,用來選擇不同的發(fā)送頻率。在接收端,當(dāng)某 一載波頻率到來時,只有相應(yīng)頻率的帶通濾波器能收到信號,其它帶通濾波器輸 出的都是噪

37、聲。抽樣判決器的任務(wù)就是在某一時刻比較所有包絡(luò)檢波圖 2 mfsk 調(diào)制電路方框圖器的輸出電壓，通過選擇最大值來進(jìn)行判決。將最大值輸出就， 得到一個 m 進(jìn)制碼元,然后,再經(jīng)過邏輯電路轉(zhuǎn)換成 k 位二進(jìn)制并行碼 再經(jīng)過 并 串變換電路轉(zhuǎn)換成串行二進(jìn)制碼 從而完成解調(diào)過程。 圖 3-3 mfsk 系統(tǒng)原理框圖 4fsk 調(diào)制器的設(shè)計 4.1 設(shè)計輸入 quartusii軟件的設(shè)計輸入方法很多，主要有以下三種：原理圖輸入、文本 輸入和波形輸入。quartusii為實現(xiàn)不同的邏輯宏功能提供了大量的圖元和宏功 能符號。其中prim圖元庫中包含基本的邏輯塊電路，mf宏功能庫包含所有74系 列芯片，meg

38、a、lpm參數(shù)化模塊庫包括參數(shù)化模塊、高級模塊等。利用 quartusii提供的graphic editor可以方便地應(yīng)用這些圖元和宏功能符號進(jìn) 行原理圖的編輯輸入。 本文設(shè)計輸入方法主要用來實現(xiàn)以vhdl語言形式書寫的文件。vhdl是一種 符和ieee標(biāo)準(zhǔn)的高級硬件行為描述語言，適合大型、復(fù)雜的設(shè)計。利用 quartusii提供了text editor,用來輸入vhdl設(shè)計文件，通過編譯就可以將vhdl 語言表達(dá)的邏輯映射到alters的器件中去。 quartusii waveform editor用于建立和編輯波形文件，compiler先進(jìn)的波 形綜合算法，可以根據(jù)用戶定義的輸入及輸出波形

39、自動生成邏輯關(guān)系，自動為 狀態(tài)機(jī)分配狀態(tài)為和狀態(tài)變量。 4.2 分頻器的實現(xiàn) 本fsk調(diào)制器設(shè)計的基帶碼元數(shù)據(jù)速率為1.2kbps,兩個再拼頻率分別為 1.2khz和2.4khz。這里對正弦信號每周期取100個采樣點，因而需要產(chǎn)生3個時 鐘信號：1.2khz（數(shù)據(jù)速率） 、120khz(產(chǎn)生1.2khz正弦信號的輸入時鐘)和240 khz（產(chǎn)生2.4khz正弦信號的輸入時鐘）基準(zhǔn)時鐘由一個常用的12mhz的晶振提 供，因此設(shè)計了一個1輸入2輸出的分頻器。分頻器的程序如下： library ieee; use ieee.std_logic_arith.all; use ieee.std_logi

40、c_1164.all; use ieee.std_logic_unsigned.all; entity fenpinqi is port(clk :in std_logic; y :out std_logic ); end fenpinqi; architecture behav of fenpinqi is signal clk1:std_logic; begin process(clk) begin if(clkevent and clk=1)then clk1=not clk1; y=clk1; end if; end process; end behav; 分頻器的 vhdl 波形仿真

41、圖： 圖 4-1 分頻器的 vhdl 波形仿真圖 分頻器的 vhdl 建模符號： 圖 4-2 分頻器的 vhdl 建模符號 4.3 偽隨機(jī)序列 最大長度線性移位寄存器序列( m 序列) 是在數(shù)字通信、雷達(dá)、系統(tǒng)可靠 性測試等方面應(yīng)用十分廣泛的一種偽隨機(jī)序列。 由于它具有隨機(jī)性、規(guī)律性及 較好的自相關(guān)性和互相關(guān)性,而且要求設(shè)備簡單,易于實現(xiàn),成本低,本系統(tǒng)采用m 序列作為數(shù)字基帶信號進(jìn)行程序調(diào)試。 m 序列碼發(fā)生器是一種反饋移位型結(jié)構(gòu) 的電路,它由n 位移位寄存器加異或反饋網(wǎng)絡(luò)組成,其序列長度m = 2 n - 1。本 設(shè)計用一種帶有兩個反饋抽頭的3級反饋移位寄存器得到一串“1110010”循環(huán)

42、 序列，并采取措施防止進(jìn)入全“0”狀態(tài)。通過更換時鐘頻率，可以方便的改變 輸入碼元的速率17。m序列產(chǎn)生器的電路結(jié)構(gòu)如下所示： 或門 異或門 或 非 門 d q clk d q clk d q clk 時鐘信號 （1.2khz） 圖4-3 m序列產(chǎn)生器的組成 m 序列產(chǎn)生器的程序如下： library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mxulie is port(clk:in std_logic; code: out

43、std_logic); end mxulie; architecture behav of mxulie is signal m:std_logic_vector(2 downto 0); begin process(clk) begin if clkevent and clk=1 then m(0)=m(1); m(1)=m(2); m(2)=(m(1) xor m(0)or(not(m(0)or m(1)or m(2); end if; end process; code=m(0); end behav; m 序列的 m 為一個三位信號量。code 是 m 最低位的輸出，它就是信號碼即 基

44、帶碼元。 m 序列的 vhdl 仿真波形如下： 圖 4-4 m 序列的 vhdl 仿真波形 m 序列的 vhdl 建模符號如下： 圖 4-5 m 序列的 vhdl 建模符號 4.4 相位累加器的設(shè)計 這一模塊是由fpga實現(xiàn)的，fpga完成相位累加器的功能，而頻率控制字x 是由鍵盤輸入給出的。 圖4-6 相位累加器結(jié)構(gòu) 相位累加器是實現(xiàn)dds的核心，它由一個n位字長的二進(jìn)制加法器和一個固 定時鐘脈沖取樣的n位相位寄存器組成。相位寄存器的輸出與加法器的一個輸入 端在，如圖4-6所示，相位內(nèi)部相連，加法器的另一個輸入端是外部輸入的頻率 控制字x。這樣，在每個時鐘到達(dá)時，寄存器采樣上個時鐘周期內(nèi)相位

45、寄存器的 值與頻率控制字x之和，并作為相位累加器在這一時鐘周期的輸出。頻率控制字 x決定了相應(yīng)的相位增量，相位累加器則不斷地對該相位增量進(jìn)行線性累加，當(dāng) 相位累加器積滿兩時就會產(chǎn)生一次溢出，從而完成一個周期性的動作，這個動 作周期即是dds合成信號的一個頻率周期。于是，輸出信號波形的頻率表示式為： n co kff2/ 由該式可知，輸出信號頻率主要取決于頻率控制字 x，當(dāng) x 增大時，f0 可 以不斷的增高，由抽樣定理，最高輸出頻率不得大于 fc/2，而根據(jù)實驗所得， 實際工作頻率小于 fc/3 時較為合適。 設(shè)此累加器位數(shù)為 10 位，以下為累加器的實現(xiàn)程序： library ieee; u

46、se ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder is port(n:in std_logic_vector(9 downto 0); clk,reset :in std_logic; c:out std_logic); end; architecture behave of adder is signal counter:std_logic_vector(10 downto 0); begin process(clk) begin if reset=0 then counter=00000000

47、000; elsif(clkevent and clk=0)then counter01111111111)then counter=00000000000; c=1; end if; if(counter=00000000000)then c8； lpm_widthad=9； lpm_outdata=”unregistered”； lpm_address_control=unregistered； 其中 lpm_file 的“.mif”中存放正弦的值,可由文本形式生成,也可由高級 語言如 c 語言生成。rom 查找表在整個設(shè)計中是一個比較重要的部分。為了保 證波形的平滑，設(shè)計時可將一個周期分

48、為 512 個點。 4.6 d/a 轉(zhuǎn)換電路的設(shè)計 本來欲打算采用轉(zhuǎn)換速度為 85ns，帶寬為 10khz 的 8 為單調(diào)高速乘法器 addac08 或者是 dac0800。但由于都購買不到，而改為使用轉(zhuǎn)換速度為 1us 帶寬 為 1mhz 的 dac0832，這樣最高頻率就不是很高。dac0832 為電流輸出型 d/a 轉(zhuǎn) 換器，需要外接運(yùn)算放大器進(jìn)行電流電壓變換才能得到模擬電壓輸出。輸出方 式為單極性輸出方式的時候，輸出級接一低電壓溫漂運(yùn)放 op07 作為電壓電流轉(zhuǎn) 換器，在運(yùn)算放大器的輸出端就可以得到單極性模擬電壓： out v fboutout riv 若參考電壓為+5v，則當(dāng)數(shù)字量從

49、 00hffh 變化時，對應(yīng)的模擬電壓輸 out v 出范圍是 0v -5v。dac0832 芯片介紹 （1） 芯片簡介。 dac0832是nsc公司（美國國家半導(dǎo)體公司）生產(chǎn)的8位dac芯片，可直接與 多種cpu總線連接而不必增加任何附加邏輯。dac0830、dac0831與它兼容，可以 完全相互代換。 dac0832由兩級數(shù)據(jù)緩沖器和d/a轉(zhuǎn)換器組成，第一級數(shù)據(jù)緩沖器稱為輸入 寄存器，第二級稱為dac寄存器，如圖4-7所示。 圖 4-7 dac0832 的內(nèi)部結(jié)構(gòu) dac0832 各引腳的定義如下 (1)d7d08 位數(shù)據(jù)輸入端。 (2)ile允許輸入鎖存（輸入） ，高電平有效。 (3)片

50、選（輸入） ，低電平有效。cs (4)寫信號 1（輸入） ，低電平有效。ile、為輸入寄存 1 wrcs 1 wr 器的選通信號，當(dāng) ile、全部有效，le1 為高電平時，選通輸入寄存cs 1 wr 器，數(shù)據(jù)總線 d7d0 上的輸入數(shù)據(jù)進(jìn)入輸入寄存器；當(dāng) ile、不同時cs 1 wr 有效，le1 為低電平時，輸入寄存器中原有數(shù)據(jù)被鎖存。 (5)傳送控制信號（輸入） ，低電平有效。xfer (6)寫信號 2（輸入） ，輸入低電平有效。、為 dac 寄 2 wrxfer 2 wr 存器的選通信號，當(dāng)、同時有效時，le2 為高電平，選通 dac 寄存xfer 2 wr 器，輸入寄存器中鎖存的數(shù)據(jù)進(jìn)

51、入 dac 寄存器；、不同時有效時，xfer 2 wr le2 為低電平，dac 寄存器中原有數(shù)據(jù)被鎖存。 (7)模擬電流輸出端 1，它是邏輯電平為 1 的各位輸出電流之和。 1out i (8)模擬電流輸出端 2，它是邏輯電平為 0 的各位輸出電流之和。 2out i +=常數(shù)。 1out i 1out i (9)基準(zhǔn)電壓輸入，+10v -10v，此電壓越穩(wěn)定模擬輸出精度越 ref v 高。 (10)反饋電阻引出端，dac0832 內(nèi)部此端與端之間已集成一反 fb r 1out i 饋內(nèi)阻，其值為 15k，所以可以直接接到外部運(yùn)算放大器的輸出端。 fb r fb r (11)電源電壓，+5v

52、 +15v。 cc v (12)agnd模擬地，芯片模擬信號接地點。 (13)dgnd數(shù)字地，芯片數(shù)字信號接地點。 必須注意的是：在使用 dac 芯片和 adc 芯片的電路中，必須正確處理地線 和連接問題。電路中有兩種芯片：一種是模擬電路芯片，如 dac、adc、運(yùn)算放 大器等；另一種是數(shù)字電路芯片，如 cpu、譯碼器、寄存器等。這兩種芯片應(yīng) 由兩個獨立的電源分別供電。模擬地線和數(shù)字地線應(yīng)該分開、模擬地和數(shù)字地 應(yīng)分別連接到系統(tǒng)的模擬地線和數(shù)字地線。在整個系統(tǒng)中僅有一個共地點，避 免造成回路，防止數(shù)字信號通過數(shù)字地線干擾微弱的模擬信號。 （2）dac0832 的工作方式。 dac0832 有兩

53、級鎖存器，因此有 3 種工作方式：雙緩沖工作方式、單緩沖 工作方式和直通工作方式。 雙緩沖工作方式，就是把 dac0832 的輸入寄存器和 dac 寄存器都接成受控 方式。cpu 對 dac 芯片的寫操作分兩步進(jìn)行：第一步把數(shù)據(jù)寫進(jìn)輸入寄存器， 第二步把輸入寄存器的內(nèi)容寫入 dac 寄存器。雙緩沖工作方式的優(yōu)點是 dac0832 的數(shù)據(jù)接收和啟動轉(zhuǎn)換異步進(jìn)行。于是，可在 d/a 轉(zhuǎn)換的同時進(jìn)行下 一數(shù)據(jù)的接收，可實現(xiàn)多個轉(zhuǎn)換器的同時輸出。 單緩沖工作方式，就是使兩個寄存器中一個處于直通狀態(tài)，而另一個處于 受控狀態(tài)。這種方式可以減少一條輸出指令，在不要求多個 dac 同時進(jìn)行 d/a 轉(zhuǎn)換時普遍

54、采用此種方式。 當(dāng)、和引腳全部接數(shù)字地，ile 引腳為高電平時，芯cs 1 wr 2 wrxfer 片就處于直通工作狀態(tài)。8 位數(shù)字量一旦達(dá)到 d7d0 輸入端，便立即進(jìn)行 d/a 轉(zhuǎn)換。此種方式下，dac0832 不能直接和 cpu 的數(shù)據(jù)總線相連，故很少采用。 由于本設(shè)計要求數(shù)據(jù)一到立即轉(zhuǎn)換，因此，采用了此種工作方式。 （3）dac0832 的輸出方式。若參考電壓為 dac0832 為電流輸出型 d/a 轉(zhuǎn)換器，需要外接運(yùn)算放大器進(jìn)行電流電壓變 換才能得到模擬電壓輸出。輸出方式有兩種：單極性輸出和雙極性輸出。 單極性電壓輸出方式輸出的電壓極性是單一的，而雙極性輸出方式輸出的 電壓極性是可變

55、的，即有正有負(fù)。單極性輸出時，在運(yùn)算放大器的輸出端就可 以得到單極性模擬電壓： out v fboutout riv 若參考電壓為+5v，則當(dāng)數(shù)字量從00hffh變化時，對應(yīng)的模擬電壓輸出范 out v 圍是0v -5v。 雙極性電壓輸出方式需要兩級運(yùn)算放大器級聯(lián)輸出電壓，輸出電壓與 out v 及第一級運(yùn)算放大器輸出的關(guān)系是： ref v 1out v = （2+） out v 1out v ref v 這時，當(dāng)數(shù)字量從 00h ffh 變化時，對應(yīng)的模擬電壓輸出范圍是 out v 5v +5v，顯然，其分辨率較單極性輸出降低一倍。 4.7 濾波器 lpf 的設(shè)計 d/a 輸出后，通過濾波電

56、路，使信號平滑。濾波器在通帶內(nèi)的平坦程度對 我們而言，比其衰減更為重要，而且巴特沃斯濾波器的元件值也較合乎實際情 況，不像絕大多數(shù)其他類型濾波器對元件值要求那么苛刻。在截止頻率附近， 頻率響應(yīng)純化可能使這些濾波器在要求銳截止的地方不合要求。 二階巴特沃斯有源低通濾波器設(shè)計如圖 4-8： 正弦波的輸出頻率小于 10khz，為保證 10khz 頻帶內(nèi)輸出幅度平坦，又要 盡可能抑制諧波和高頻噪聲，綜合考慮取 r1 = 1 k，r2 = 1 k，c1 = 100 pf，c = 100pf 圖4-8 有源低通濾波器設(shè)計 4.8 fsk調(diào)制器的vhdl程序及仿真 2fsk 調(diào)制器的 vhdl 程序主要程序

57、: library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fsk is port(clock: in std_logic; -正弦波發(fā)生器時鐘 dout: out std_logic_vector(7down to 0);-并行數(shù)據(jù) data code: buffer std_logic -輸出 m 序列 ); end fsk; architecture fsk_arch of fsk is signal count 100

58、:std_logic_vector(6 down to 0):-記錄 100 個狀態(tài) signal count 50: std_logic_vector(5 down to 0): signal sinclk1: std_logic; signal sinclk,coderate: std_logic; signal m: std_logic_vector(2 down to );-m 序列 begin p rocess (clock) begin if (clock event and clock= 1 ) then - - 產(chǎn)生 fsk 需的另一個頻率 sinclk1= clock 2 s

59、inclk1 = no t sinclk1; end if; end p rocess; p rocess (sinclk1) - - sinclk1 100 分頻得到 coderate 碼元速率 begin if (sinclk1 event and sinclk1= 1 ) then if (count50= 110001 ) then count50 = 000000; coderate = no t coderate; else count50 = count50+ 1 ; end if; end if; end p rocess; fsk 調(diào)制的 vhdl 程序仿真圖 圖 4-9 f

60、sk 調(diào)制的 vhdl 程序仿真圖 5 結(jié)論 數(shù)字通信技術(shù)與現(xiàn)代電子設(shè)計方法的結(jié)合使得通信系統(tǒng)的性能得到了飛速 發(fā)展 ,大規(guī)?？删幊唐骷?fpga 集成度、 功能、 速度不斷提高 ,正好滿足現(xiàn) 代通信系統(tǒng)的要求.本文通過對 dds 和 fsk 的理論方案的研究 ,設(shè)計了一種新 型的基于 dds 的 2fsk 調(diào)制器.實驗結(jié)果表明 ,采用這種調(diào)制方式 ,不僅能使 2 個載波頻率轉(zhuǎn)換期間保持相位連續(xù) ,且頻率轉(zhuǎn)換也由相位突變成為漸變 ,提 高了系統(tǒng)的頻帶利用率。 6 感言感言 這也許是我學(xué)生時代做的最后一次作業(yè)了，當(dāng)我寫到這時，心中有股莫名 的傷感。 想想剛開始著手準(zhǔn)備的時候，手足無措，不知從何下