10g以太網(wǎng)系統(tǒng)中的并行crc編解碼器的設(shè)計(jì)

1、10G以太網(wǎng)系統(tǒng)中的并行CRC編解碼器的設(shè)計(jì)淸華大學(xué)電子工程系(1()0084)劉昭蘇W金徳囲陳如曾烈光通怙系統(tǒng)不可避免地婆受到各種擾的杉響.便接收城收到的佶息9發(fā)送瀚發(fā)出的佶息不一致.RP 接收瀚收到的倍息產(chǎn)生了泯碼.為了降低數(shù)朋通佶線路傳輸?shù)恼`碼率.通ffA數(shù)怡通(S線陸傳 輸欣乩和簽錯(cuò)檢測(cè)控制兩種方法羞錯(cuò)檢測(cè)控制的方法很多.本文討論在1CG以太網(wǎng)接人娛統(tǒng)中井 行實(shí)現(xiàn)CRC-32 %解碼的方法.井行CKC算法 Unfolding W法可以實(shí)現(xiàn)芹行CRC的計(jì)算.但迪并 行電路所用的資源增加到了原來(lái)的Jf8位并行CRC算法、并行CRC-16的塢碼邏楓.USB技術(shù)中 并行CRC第法給出的并行算法

2、祁建立在公式遜推的墾卅!上.當(dāng)并行深醱較小時(shí)遞推法比牧適用. 而為并行深唆很大的情況下(10G以太網(wǎng)接人系統(tǒng)使用61比特并行故掘通路)遞推過(guò)程就皿得過(guò)干 填妙而缺乏實(shí)用性為此.本文捉出了矩陣法.代入祛和流水線法飾三種覽法.解決了深度井行愣 況下CRC巢法的實(shí)現(xiàn)何題.利用本文提出的并法.可以御出61比特并行CRC計(jì)材的邏張?zhí)窟_(dá)式 并用T10GW太網(wǎng)接入系統(tǒng)的設(shè)計(jì)設(shè)M / (x)為佶息多項(xiàng)式.G(為生成多頊?zhǔn)?般的CRC編碼 方法足：先將怙思碼多項(xiàng)式左移x住即M (x “然后作模2除法所得到的月(曲是CRC校驗(yàn)碼.以二進(jìn)制瑪0x959胡的CRC-32編碼為例:M(切丄G(x)(1)將佶息珂左移32

3、比Ox959500000000H.記為n CRC-32G的牛成多頊GW二乂3263：工16弋1：工113：103：$妝75廿1工2機(jī)轉(zhuǎn)換成16進(jìn)制碼為 s=0xl01C01DB7H.用 b 除以匕(模 2 除法).所得余數(shù) 0x3738F30BH tftJi 0x9595H 的 CRC-32碼.實(shí)現(xiàn)0x9595H的履本CRC-32編叫的JUtlab稈序如下:0, 1 1 0 0 0 0g(33：-l：l)=U 0 0 0 0 0 10|;0 14 1 0 0 1 0 1 0 1,00000000 .0 0000000 ,0 0 0 0 0 0 0 0.0 0 0 () 0 0 0 0|；for

4、 i=48:-l :33.if ()= Ia(i:- l:i-32)=XM(fl(ii- 1 :i-32),g(33：l ： 1)；t：n(Icn:=a(32:-I: I)如果想用以上CRC32程胖計(jì)算其他長(zhǎng)為L(zhǎng)的序列的基本CRC-32碼.只協(xié)將數(shù)組a的上界和仏 循環(huán)中i的初始值改為327井用該呼列代普數(shù)組.開(kāi)始的序列l(wèi)ooioioiiooioiorw可.用數(shù)字 電路實(shí)現(xiàn)的書行CRC編碼番如圖1所示圖1中每個(gè)矩形衣示D犧發(fā)器.ei的取(ft范國(guó)是1或者 0 取1時(shí)農(nóng)示通炸 取0時(shí)農(nóng)示it進(jìn)行M4 CRC-32 時(shí).每個(gè)D觸發(fā)器初殆狀態(tài)為0從數(shù)犯 晞串行輸入二進(jìn)制的佶息碼.怙息碼愉入結(jié)束后D敏發(fā)

5、話屮鎖存的數(shù)ffl就足佶息碼的呈本CRC-32 綸碼此電搟適用TW息碼K為任總位的僑況.在栗些怙&系統(tǒng)中以壟本CRC產(chǎn)生算法為基ftft附加J審的規(guī)定.f4!l IEEES023協(xié)議規(guī)定.以太網(wǎng)的FES!牧驗(yàn)用列)域以CKC-32為基確并U在 編碼時(shí)育先將餡息碼的最初4個(gè)字節(jié)取反碼.對(duì)目的地址.源地址.長(zhǎng)浚/類型域、數(shù)雄域、PAD 域求出基木CRC-32珂Z后再將結(jié)果耿反.贈(zèng)厲的結(jié)來(lái)才足FCS冋上述過(guò)程等價(jià)的另一種實(shí)現(xiàn)方法 是將圖1中所有DM!發(fā)器的初tflZtl.這樣結(jié)來(lái)不必耿反.為使電路設(shè)訃者驗(yàn)證其FCS編碼正確 IEEE802. 3 還給;I； 了 -個(gè)樣本即：將呼列 OxBED7234

6、7GBSFB3145EFB3539H 4ft 126最后得到的FCStfl應(yīng)該為0 X9ID25IACH. 10G W太網(wǎng)ft IEEES023眈匚作組提出的建議它保持了以前以太 網(wǎng)的臟結(jié)構(gòu).但足線速度達(dá)到了 1祐bx的就級(jí).為了降低10G以太網(wǎng)接入系統(tǒng)的功耗并達(dá)到若片Ml L工藝的耍求.必須采用井行數(shù)?通路.為計(jì)算FCS需55研究并行CRC聚法.所設(shè)計(jì)的10G以太 網(wǎng)接入系統(tǒng)采用64比軸并行數(shù)朋通賂因此木文主要i寸論閔比待井行CRC-32的實(shí)現(xiàn)方法.本文 共介紹三種實(shí)現(xiàn)方法.其中矩陣法和代入法是幕于組合邏做的血接實(shí)現(xiàn)方法第三種方法是基于流 水線的實(shí)現(xiàn)方法.1矩陣法記圖1中的32個(gè)D觸發(fā)髓的輸

7、出從右至左依次為d31 d30. dO.佶息碼元的輸入JH為i令 D=iOdld31T發(fā)示編碼器凋前所處的狀態(tài).I=i63i62-0表示第1至第64個(gè)時(shí)ft的佶息碼元 綸入.向宦D=dOdld31 T發(fā)示編硏器的下一個(gè)狀態(tài).D61)農(nóng)示64個(gè)時(shí)鐘ZJSCXC 綸碼器所處的狀態(tài)則設(shè)計(jì)64位并行CRC邏柳箱碼器賴是找出函敵關(guān)jgD64)=(DI).則從圖1可以看出: J =d,| + i閃“I =/g+f/j| +“2 二d =右寫成行列式.mD+si 其中；A0i il 0110 -* 010I 0 0I00 1 0 000 010- 0102|4II乙/ .Wl|.4vla.irUTJ*1心小

8、u ,厶丿“W 一tj n-, 】，d ：* 厶/“ “d.J!l卜仆“下文用*示按位模2和運(yùn)算T 發(fā)承璉樓運(yùn)算.從CRC的式根特易得出以下算法算法X已知用列N的CRC-32為A31： 0,序列b(=b7bG. b0)的CKC-32碼為Y31： 0. 序列 A31： 24的 CRC-32 為 X31： 0. WJ延拓序列X, B的 CRC-32 碼為Y：31： 24+X31： 24+A23： 16 Y：23： 16*X23： 16：-A：15： S*A7： 0 Y7： 0*X7： 0推論：已知序列N的CRC-32為A31： 0) 序列A31： 24)的CRC-32為X:0.則補(bǔ)0延拓胖列X.

9、0的 CRC-32 訓(xùn)為X31： 24*A23： 16*A15： 3, X15： 8+A7： 0. X：7； 0.利用上述第法構(gòu)適APPEND模塊.其謂口 A和B分別我示前導(dǎo)序列的CRC和廷拓的8比狗序列則 其輸出琳【1 :為拓展Z后胖列的CRC圖2利用APPEND模塊構(gòu)造了級(jí)聯(lián)結(jié)構(gòu)的61比待井行CRC編 碼話這種級(jí)聯(lián)構(gòu)適的編碼器沒(méi)計(jì)比較簡(jiǎn)單其屮間節(jié)點(diǎn)：Zfr.d0zl)綣(町曲乙山8:1習(xí)問(wèn)/SrM 08:15 r3kOj訓(xùn) 0:7A31;0JZf31;0B7:0|-|如31：0APPEND叫 8：I5A31:0引31:01 叩:引-iZ43l：O|APPENDL_Z.(3I：O|A|31:

10、Q23l：0B(7t0敘然還可以進(jìn)步化臥冗余的邁輯使得這種級(jí)聯(lián)結(jié)構(gòu)山用芯片而枳大.且只能用低速場(chǎng)氛 対(3)進(jìn) 步化簡(jiǎn).可以那到二的織簡(jiǎn)異或農(nóng)迖式.問(wèn)理可以那到二32S的農(nóng)達(dá)心 九 工 . 28分別對(duì)嫁8比待16比倚.、64比希的并行CRC運(yùn)算發(fā)達(dá)成.具體我達(dá)兀限于篇幅不在這 里給出.2S中散長(zhǎng)的異或運(yùn)趙農(nóng)達(dá)尢脊52項(xiàng)多加運(yùn)弘 如來(lái)使用4-異或門則只裔要用三級(jí).即能 在-般CX0S I：藝的-級(jí)傳楡延遲時(shí)間2內(nèi)充成當(dāng)用干以太網(wǎng)接入系統(tǒng)時(shí).囚為以太網(wǎng)規(guī)不一定 結(jié)東在64比倚邊界.因此編碼器砲該有冋時(shí)汁算8. 16. 24.、61比特并行編碼的能力.具 體電冊(cè)如圖3因?yàn)榘闱臎r下大fit用到64比轉(zhuǎn)

11、并行編碼閔比平時(shí)使能佶號(hào)3使其他；個(gè)編硏 模塊不工作以降低功耗.在具體侑況便川這7個(gè)模塊進(jìn)行剌余字節(jié)的編碼r3l:0JmuxIB 3 10(； UXM (：KC-32aHP15S3詭水線法矩陣法和代入法本質(zhì)上都足設(shè)計(jì)直接并行編碼電路的方法.二者的址終效果是一樣的.自接并行實(shí) 現(xiàn)的CRC漏碼電路控制邏輯比較簡(jiǎn)單.但足需要進(jìn)行1雜的組仟邏1H運(yùn)第為了在更髙頻率卜進(jìn)行 并行CRC漏碼可以進(jìn)一步用流水線的方法簡(jiǎn)化塢碼邏輯所付岀的代價(jià)足整個(gè)軌的處理迂遲了 S 個(gè)時(shí)怦周期圖4給岀r CRC塢碼的漁水鏡實(shí)現(xiàn).將并行輸入的61比持分成7個(gè)字節(jié).分別用DO. D1.07 示.P揍塊（P0W）計(jì)算形如0. 0.

12、000. 0. 00. Di的序列的CRC.我中 Di足Di位立上的上一次軸入.D的CKC硏由珞口 R31： 0輸入.Di由痢I1D7： 0愉入. 結(jié)lll：C31： 0端口綸岀.C 模塊（C1VC7）的綸入足SO. 0. 0. 0. 0. 0. 0. 0. DO和91 0 0 0. 0. 0. 0. 0. D的 CRC別山城口 R1和R2輸入）.輸出足DODl00. 0. 0. 0. 0. D0DI” CRC.求P的 邏輯發(fā)達(dá)式時(shí).用猱法1的推論.可以求0. 0. 0. 0. 0. 0. DT的CRC碼再賊 用算法1.就可以求出*0. 0. 0. 0. 0. 0. 0. DCrt-J CRC

13、碼.直揍應(yīng)用算法1可以求出C 模塊的邏轎農(nóng)達(dá)式.P模塊和C模塊進(jìn)行異或運(yùn)的長(zhǎng)度遠(yuǎn)小于直接并行CRC電胳中的ENC3模塊. 因此更育利于在島速電賂中應(yīng)用.1 10G以太網(wǎng)接入集統(tǒng)中的CRC編解珂器設(shè)計(jì)10G以太網(wǎng)接人系統(tǒng)所需接【I速率冊(cè)達(dá)lOGbps以I；從降低系統(tǒng)功耗和芯片制造成本的血度不底希 墊接口能匸作在200MH二以下.采用并行化設(shè)汁雖然可以降低系統(tǒng)時(shí)鐘疑車但也從以下兩方而増 加了設(shè)計(jì)難度.酋先數(shù)掘通路的并行程度越麻 對(duì)它的控mes*杲統(tǒng)采用8字節(jié)并行數(shù)摳 通路.則發(fā)送的以太網(wǎng)幀可能在s個(gè)并行字節(jié)中的任總一個(gè)位丸上結(jié)軋擰制邁懈的設(shè)計(jì)就必紗考 慮所有這些可能性并逐一做出相應(yīng)的處理其次.系統(tǒng)

14、中的CRC編碼器.擾碼翻的設(shè)計(jì)須采用并 行廉法.為了滿足IEEES023協(xié)議對(duì)以太網(wǎng)怖CRC堀碼的耍求.實(shí)際的編榕訓(xùn)器模塊還需要能對(duì) 輸入輸出佶兮進(jìn)行任盤字節(jié)故的求反運(yùn)并右世到10G接入娛統(tǒng)的復(fù)雜杵該松塊功能炫該島度集 成化.以便用宏佶號(hào)珞口對(duì)其逬行操作.在對(duì)收到的以太網(wǎng)規(guī)進(jìn)行校聆時(shí).沒(méi)必要先計(jì)切不包括FCS 域的屏列的CRC編碼（結(jié)果取反）再9 FCS域做對(duì)比在編碼正確11沒(méi)有誤碼的情況下.對(duì)於個(gè)以太 M規(guī)（包括FCS域）進(jìn)行結(jié)!6不馭反的CRC編碼的結(jié)果應(yīng)該為序列0xC701DD7BH采用這種判別方法. 無(wú)綺在規(guī)的結(jié)束的停止計(jì)并CRC漏碼岡而可以大大簡(jiǎn)化電菇?jīng)]計(jì).5 CRC褊珂器的實(shí)現(xiàn)本文提岀的各種算法的啖件實(shí)現(xiàn)已經(jīng)通過(guò)r FPCA臉證井被應(yīng)用到具體芯片使用Xilinx公司的 Virtex：濟(jì)歹：FPGA中的XC2V1000分別仿真采川I：述代入法和流水線法設(shè)計(jì)的CRC漏硏器和解碼 器.矗i了設(shè)計(jì)方法的疋確性.在綜合右坨遒惋巫朵度、所占用的若片而積和L藝要求后.繪終在 所設(shè)計(jì)的10G以