5 綜合計(jì)時(shí)系統(tǒng)的設(shè)計(jì)李爽設(shè)計(jì)綜合計(jì)時(shí)系統(tǒng)

1、密級(jí)： 科學(xué)技術(shù)學(xué)院nanchang university college ofscience and technology學(xué) 士 學(xué) 位 論 文thesis of bachelor（2007 2011年）題 目 利用cpld/fpga設(shè)計(jì)綜合計(jì)時(shí)系統(tǒng) 學(xué) 科 部： 信息學(xué)科部 專 業(yè)： 電子信息工程 班 級(jí)： 二 班 學(xué) 號(hào)： 7020907059 學(xué)生姓名： 李 爽 指導(dǎo)教師： 丁 杰 起訖日期： 2010.11.15-2011.06.11 南昌大學(xué) 科學(xué)技術(shù)學(xué)院學(xué)士學(xué)位論文原創(chuàng)性申明本人鄭重申明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容

2、外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。對(duì)本文的研究作出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式表明。本人完全意識(shí)到本申明的法律后果由本人承擔(dān)。作者簽名： 日期：學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)南昌大學(xué)可以將本論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。本學(xué)位論文屬于保 密 ，在 年解密后適用本授權(quán)書。不保密 。（請(qǐng)?jiān)谝陨舷鄳?yīng)方框內(nèi)打“” ）作者簽名： 日期：導(dǎo)師簽名： 日期：ii利

3、用cpld/fpga設(shè)計(jì)綜合計(jì)時(shí)系統(tǒng)專業(yè)：電子信息工程 學(xué)號(hào)：7020907059學(xué)生姓名：李爽 指導(dǎo)教師：丁杰摘 要用一片fpga和其它輔助器件構(gòu)成一個(gè)綜合計(jì)時(shí)系統(tǒng)，顯示當(dāng)前的小時(shí)、分鐘、秒。通過兩個(gè)按鍵進(jìn)行時(shí)鐘的預(yù)置，一個(gè)是調(diào)節(jié)鍵，用于調(diào)節(jié)目標(biāo)數(shù)位的數(shù)字，對(duì)調(diào)節(jié)的內(nèi)容敏感，如調(diào)節(jié)分鐘或秒時(shí)，保持按下時(shí)自動(dòng)計(jì)數(shù)，否則以脈沖計(jì)數(shù)；另一個(gè)為功能鍵，用于切換不同狀態(tài)：計(jì)時(shí)、調(diào)時(shí)、調(diào)分、調(diào)秒、調(diào)小時(shí)制式；實(shí)現(xiàn)準(zhǔn)點(diǎn)報(bào)時(shí)功能；實(shí)現(xiàn)鬧鐘功能。本設(shè)計(jì)用eda工具quartusii和vhdl語言實(shí)現(xiàn)多功能數(shù)字中的設(shè)計(jì)，給出數(shù)字鐘自頂向下的設(shè)計(jì)思想和具體方案，并用vhdl語言對(duì)各個(gè)模塊進(jìn)行功能描述。將設(shè)計(jì)在ed

4、a工具quartusii下進(jìn)行時(shí)序仿真，得到了仿真結(jié)果，驗(yàn)證數(shù)字鐘設(shè)計(jì)的正確性和實(shí)用性關(guān)鍵詞: 數(shù)字鐘，硬件語言描述，vhdl,quartusii仿真 fpga-based multi-functional digital clock designabstract using a fpga, and other auxiliary devices constitute an integrated timing system, showing the current hour, minutes, seconds. through two of the preset buttons for the

5、 clock, is regulation of a key target for regulating the number of spaces on the regulation of context-sensitive, such as the regulation of minutes or seconds, to keep pressing the count automatically, or to pulse count; another for the function keys for switching different states: a time, transfer

6、time, transfer points, transfer seconds, tune-hour standard; the realization of quasi-point function of time; to achieve the alarm functioneda tools for the design and vhdl language quartusii digital multi-function design and realization of the given number of minutes of top-down design ideas and th

7、e realization of the program, and vhdl programming language features of each module to achieve. eda tools will be designed under quartusii timing simulation, the simulation results obtained, the number of minutes to verify the correctness and practicality of the design keywords: digital clock, hardw

8、are description language, vhdl, quartusii sim目錄摘 要iabstractii第一章 前言11.1課題的背景和意義11.2 綜合計(jì)時(shí)系統(tǒng)概述1第二章 fpga與vhdl22.1 fpga簡(jiǎn)介22.2 fpga/cpld基本開發(fā)流程及開發(fā)工具22.2.1 基本開發(fā)流程22.2.2 開發(fā)工具32.3 vhdl語言4第三章 綜合計(jì)時(shí)系統(tǒng)的設(shè)計(jì)63.1設(shè)計(jì)要求63.2設(shè)計(jì)基本原理63.3 綜合計(jì)時(shí)系統(tǒng)模塊設(shè)計(jì)73.3.1 模塊一 秒計(jì)時(shí)器second_counter和分計(jì)時(shí)器minute_counter83.3.2 模塊二 時(shí)計(jì)時(shí)器hour_counter9

9、3.3.3 模塊三 數(shù)字秒表的設(shè)計(jì)113.3.4鬧鐘電路模塊設(shè)計(jì)123.3.5顯示電路模塊設(shè)計(jì)123.3.6輔助分頻器模塊設(shè)計(jì)133.4總體連接13第四章總結(jié)164.1設(shè)計(jì)技巧分析164.2總結(jié)與心得16第五章 參考文獻(xiàn)（references）17致謝18附錄19第一章 前言1.1課題的背景和意義當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(vlsic，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)

10、。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(asic)芯片，而且希望asic的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的asic芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(fpld)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列(fpga)和復(fù)雜可編程邏輯器件(cpld)。隨著大規(guī)?？删幊踢壿嬈骷╟pld：復(fù)雜可編程邏輯器件；fpga：現(xiàn)場(chǎng)可編程門陣列）的飛速發(fā)展，傳統(tǒng)的電路設(shè)計(jì)方法已大為改觀。許多傳統(tǒng)的邏輯電路完全可以用可編程邏輯器件來代替，并且可提高系統(tǒng)的可靠性，減小pcb的面積，使產(chǎn)品小型化，還有利于保護(hù)知識(shí)產(chǎn)權(quán)。利用eda（電子設(shè)計(jì)自動(dòng)化）技術(shù)設(shè)計(jì)可編程邏輯器件已成為

11、現(xiàn)代電子設(shè)計(jì)的一種必然趨勢(shì)，因此，對(duì)于fpga硬件原理以及理論知識(shí)的研究迫在眉睫，必須時(shí)刻掌握科研現(xiàn)狀以及市場(chǎng)動(dòng)向，而多功能數(shù)字鐘作為眾多基于fpga的電子產(chǎn)品中的一種有其代表性和普遍性，所謂精益求精，只有不斷創(chuàng)新，將更完善、更高新的技術(shù)融入其中才會(huì)帶來更好的市場(chǎng)，同時(shí)，以此為媒介通過研究eda技術(shù)，在日新月異的數(shù)字時(shí)代擁有立足之地。1.2 綜合計(jì)時(shí)系統(tǒng)概述利用eda（電子設(shè)計(jì)自動(dòng)化）技術(shù)設(shè)計(jì)可編程邏輯器件已成為現(xiàn)代電子設(shè)計(jì)的一種必然趨勢(shì)。本課題所要完成的數(shù)字鐘就是基于fpga芯片完成的，通過對(duì) eda數(shù)字鐘的設(shè)計(jì)，熟練使用eda相關(guān)器件和軟件，所謂萬丈高樓平地起，通過這個(gè)比較簡(jiǎn)單的設(shè)計(jì)，為以

12、后掌握更高水平的技術(shù)做準(zhǔn)備。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。所設(shè)計(jì)的多功能數(shù)字鐘將實(shí)現(xiàn)正常計(jì)時(shí)功能、鬧鐘及整點(diǎn)報(bào)時(shí)功能，并且還添加了秒表功能，另外數(shù)字鐘整點(diǎn)報(bào)時(shí)將播放“梁?！倍瞧胀ǖ摹班健⑧健甭暤诙?fpga與vhdl2.1 fpga簡(jiǎn)介fpga，現(xiàn)場(chǎng)可編程門陣列，它是在pal、gal、epld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)

13、物。它是作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。fpga的基本特點(diǎn)主要有： （1）用fpga設(shè)計(jì)asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （2）fpga可做其它全定制或半定制asic電路的中試樣片。（3）fpga是asic電路中

14、設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。（4）以與cmos、ttl電平兼容。（5）fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。可以說，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前fpga的品種很多，有xilinx的xc系列、ti公司的tpc系列、altera公司的fiex系列等。fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后，fpga進(jìn)入工作狀態(tài)。掉電后，fpga恢復(fù)成白

15、片，內(nèi)部邏輯關(guān)系消失，因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當(dāng)需要修改fpga功能時(shí)，只需換一片eprom即可。這樣，同一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活。fpga有多種配置模式：并行主模式為一片fpga加一片eprom的方式；主從模式可以支持一片prom編程多片fpga；串行模式可以采用串行prom編程fpga；外設(shè)模式可以將fpga作為微處理器的外設(shè)，由微處理器對(duì)其編程fpga是80年代中期出現(xiàn)的高密度可編程邏輯器件（pld）。fpga器件及其系統(tǒng)軟件是開發(fā)大規(guī)模數(shù)字集

16、成電路的最新技術(shù)。它利用計(jì)算機(jī)輔助設(shè)計(jì)，以電路原理圖、vhdl、布爾方程、真值表或狀態(tài)機(jī)等格式，輸入設(shè)計(jì)邏輯，然后經(jīng)一系列變換，將輸入的邏輯轉(zhuǎn)換成適合于fpga器件結(jié)構(gòu)的圖形文件或文本形式。此時(shí)不僅可以觀察整個(gè)設(shè)計(jì)在器件中實(shí)際布線的結(jié)果，了解各網(wǎng)絡(luò)的延時(shí)特性，進(jìn)行人工修改或編輯；從而可利用模擬手段，對(duì)設(shè)計(jì)的輸入、輸出及任意點(diǎn)信號(hào)進(jìn)行模擬仿真，包括驗(yàn)證設(shè)計(jì)功能是否正確的功能模擬，以及確定最終設(shè)計(jì)是否滿足相位和延時(shí)要求的定時(shí)模擬。2.2 fpga/cpld基本開發(fā)流程及開發(fā)工具2.2.1 基本開發(fā)流程fpga基本開發(fā)流程主要包括設(shè)計(jì)輸入（design entry）；設(shè)計(jì)仿真（simulation）

17、；設(shè)計(jì)綜合（synthesize）；布局布線（place & route）；配置（configuration）五個(gè)主要步驟。設(shè)計(jì)輸入主要有原理圖輸入和hdl輸入兩種方式，一般開發(fā)商都同時(shí)支持兩種輸入方式。有些熟悉硬件設(shè)計(jì)的工程師開始喜歡利用原理圖進(jìn)行設(shè)計(jì)，這種方法非常直觀，但基于可移植性和規(guī)范化方面的考慮，絕大部分深入fpga設(shè)計(jì)和asic設(shè)計(jì)的工程師最終都將統(tǒng)一到hdl平臺(tái)上來。 設(shè)計(jì)仿真包含功能仿真和時(shí)序仿真兩項(xiàng)主要內(nèi)容，功能仿真忽略了綜合和布局布線導(dǎo)致的時(shí)延等因素，僅僅從邏輯上進(jìn)行仿真，這對(duì)設(shè)計(jì)思路的驗(yàn)證是有幫助的，但必須通過時(shí)序仿真作進(jìn)一步驗(yàn)證，發(fā)現(xiàn)并修正時(shí)序問題。設(shè)計(jì)綜合將hdl語言

18、生成用于布局布線的網(wǎng)表和相應(yīng)的約束。綜合效果直接導(dǎo)致設(shè)計(jì)的性能和邏輯門的利用效率，因此，許多可編程邏輯器件開發(fā)商都支持第三方綜合和仿真工具，著名的有：synplicity、synopsys和modelsim等。 布局布線工具利用綜合生成的網(wǎng)表，在fpga內(nèi)部進(jìn)行布局布線，并生成可用于配置的比特流文件。布局布線工具與可編程邏輯器件工藝及其布線資源密切相關(guān)，一般由可編程邏輯器件開發(fā)商直接提供。2.2.2 開發(fā)工具altera公司提供了工業(yè)界中最快、最強(qiáng)及適應(yīng)能力最高的軟硬件開發(fā)工具。altera公司的quartus及max+plus ii開發(fā)軟件擁有能讓使用者方便易學(xué)的特性；也有工業(yè)界標(biāo)準(zhǔn)的eda

19、工具，讓使用者容易整合其開發(fā)環(huán)境.目前在教學(xué)方面應(yīng)用較廣泛的是max+plus ii 開發(fā)工具,本設(shè)計(jì)就是基于該軟件開發(fā)工具的.altera系列的軟件開發(fā)工具包括max+plus ii、quartus、fpga express支持vhdl與verilog hdl synthesis、leonardospectrum支持vhdl或verilog hdl synthesis、modelsim支持vhdl或verilog hdl simulation及altera新推出之excalibur系列。altera開發(fā)工具其特色如下：(1). 支持所有altera之pld組件，包括apex, acex, f

20、lex及max系列。(2). 多平臺(tái)支持，包括windows 98/2000/nt（個(gè)人計(jì)算機(jī)）、sun sparcstation及hp 9000 series 700/800。 (3). 支持多種語言包括vhdl, verilog hdl及altera hardware description language（ahdl）。(4). 利用宏函式模塊（lpm）、 standard delay format（sdf）、vhdl及verilog hdl的edif 200及300（edif為一工業(yè)標(biāo)準(zhǔn)的網(wǎng)絡(luò)列表檔）來作為與eda tools之接口。隨著可編程邏輯器件容量的不斷增大和設(shè)計(jì)性能要求的不斷

21、提高，對(duì)傳統(tǒng)的fpga開發(fā)工具提出了挑戰(zhàn)。以xilinx公司為例，應(yīng)ip core開發(fā)和集成的需要，開發(fā)了ip core使用工具core generator和ip core包裝工具ip capture；提供了模塊化設(shè)計(jì)工具modular design用于超大規(guī)模設(shè)計(jì)的團(tuán)隊(duì)項(xiàng)目開發(fā)；用片內(nèi)邏輯分析儀chipscope ila進(jìn)行片內(nèi)邏輯調(diào)試；xpower則用于設(shè)計(jì)功耗分析并得出相應(yīng)的解決方案；還有system generator結(jié)合simulink甚至可以簡(jiǎn)單地實(shí)現(xiàn)數(shù)字信號(hào)處理模型（如fir濾波器和fft等）的fpga硬件實(shí)現(xiàn)。此外，一些有爭(zhēng)議的設(shè)計(jì)工具，如基于c語言的fpga開發(fā)工具dk1等為

22、超大容量fpga設(shè)計(jì)和復(fù)雜邏輯設(shè)計(jì)提供了值得嘗試的途徑。2.3 vhdl語言vhdl語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。vhdl的英文全寫是：vhsic（very high speed integrated circuit）hardware descriptiong language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在fpga/cpld/epld的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)

23、計(jì)asic。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。vhdl的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計(jì)的基本點(diǎn) 與其他硬件描述語言相比，vhdl具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈活。vhdl具有功能強(qiáng)大的語言結(jié)

24、構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。vhdl支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言雖不能比擬的。vhdl還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。支持廣泛、易于修改。由于vhdl已經(jīng)成為ieee標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)eda工具幾乎都支持vhdl，這為vhdl的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用vhdl編寫的源代碼，因?yàn)関hdl易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。強(qiáng)大的系統(tǒng)硬件描述能力。vhdl

25、具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外，vhdl支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。vhdl支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。設(shè)計(jì)人員用vhdl進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。很強(qiáng)的移植能力。vhdl是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，

26、使得設(shè)計(jì)描述的移植成為可能。易于共享和復(fù)用。vhdl采用基于庫(kù)（library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。（1）與其他的硬件描述語言相比，vhdl具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）vhdl豐富的仿真語句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模

27、擬。（3）vhdl語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用vhdl完成的一個(gè)確定的設(shè)計(jì)，可以利用eda工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把vhdl描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（5）vhdl對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。第三章 綜合計(jì)時(shí)系統(tǒng)的設(shè)計(jì)3.1設(shè)計(jì)要求1. 數(shù)字顯示當(dāng)前的小時(shí)、分鐘；2. 可以預(yù)置為12小時(shí)計(jì)時(shí)顯示和24小時(shí)計(jì)時(shí)顯示；3. 一個(gè)調(diào)節(jié)鍵，用于調(diào)節(jié)目標(biāo)數(shù)位的數(shù)字

28、。對(duì)調(diào)節(jié)的內(nèi)容敏感，如調(diào)節(jié)分鐘或秒時(shí)，持按下時(shí)自動(dòng)計(jì)數(shù)，否則以脈沖計(jì)數(shù)；一個(gè)功能鍵，用于切換不同狀態(tài)：計(jì)時(shí)、調(diào)時(shí)、調(diào)分、調(diào)秒、調(diào)小時(shí)制式根據(jù)課題要求，所設(shè)計(jì)的多功能數(shù)字鐘將實(shí)現(xiàn)正常計(jì)時(shí)功能、鬧鐘及整點(diǎn)報(bào)時(shí)功能，并且還添加了秒表功能，另外數(shù)字鐘整點(diǎn)報(bào)時(shí)將播放“梁祝”而非普通的“嘟、嘟”聲；3.2設(shè)計(jì)基本原理數(shù)字鐘以其顯示時(shí)間的直觀性、走時(shí)準(zhǔn)確性而受到了人們的歡迎并很快走進(jìn)了千家萬戶。作為一種計(jì)時(shí)工具，數(shù)字鐘的基本組成部分離不開計(jì)數(shù)器，在控制邏輯電路的控制下完成預(yù)定的各項(xiàng)功能。數(shù)字鐘的基本原理方框圖如下：計(jì)數(shù)顯示電路時(shí)基t產(chǎn)生電路晶振分頻整形門控雙穩(wěn)脈沖計(jì)數(shù)譯碼顯示調(diào)時(shí)、調(diào)分控制電路位選信號(hào)發(fā)生電

29、路1hz控制邏輯電路圖 1： 數(shù)字鐘原理方框圖1) 時(shí)基t產(chǎn)生電路由晶振產(chǎn)生的頻率非常穩(wěn)定的脈沖，經(jīng)整形、穩(wěn)定電路后，產(chǎn)生一個(gè)頻率為1hz的、非常穩(wěn)定的計(jì)數(shù)時(shí)鐘脈沖。2) 控制邏輯電路產(chǎn)生調(diào)時(shí)、調(diào)分信號(hào)及位選信號(hào)。調(diào)時(shí)、調(diào)分信號(hào)的產(chǎn)生：由計(jì)數(shù)器的計(jì)數(shù)過程可知，正常計(jì)數(shù)時(shí)，當(dāng)秒計(jì)數(shù)器（60進(jìn)制）計(jì)數(shù)到59 時(shí)，再來一個(gè)脈沖，則秒計(jì)數(shù)器清零，重新開始新一輪的計(jì)數(shù)，而進(jìn)位則作為分計(jì)數(shù)器的計(jì)數(shù)脈沖，使分計(jì)數(shù)器計(jì)數(shù)加1?，F(xiàn)在我們把電路稍做變動(dòng)：把秒計(jì)數(shù)器的進(jìn)位脈沖和一個(gè)頻率為2hz的脈沖信號(hào)同時(shí)接到一個(gè)2選1數(shù)據(jù)選擇器的兩個(gè)數(shù)據(jù)輸入端，而位選信號(hào)則接一個(gè)脈沖按鍵開關(guān)，當(dāng)按鍵開關(guān)不按下去時(shí)（即為0），則數(shù)

30、據(jù)選擇器將秒計(jì)數(shù)器的進(jìn)位脈沖送到分計(jì)數(shù)器，此時(shí)，數(shù)字鐘正常工作；當(dāng)按鍵開關(guān)按下去時(shí)（即為1），則數(shù)據(jù)選擇器將另外一個(gè)2hz 的信號(hào)作為分計(jì)數(shù)器的計(jì)數(shù)脈沖，使其計(jì)數(shù)頻率加快，當(dāng)達(dá)到正確時(shí)間時(shí)，松開按鍵開關(guān)，從而達(dá)到調(diào)時(shí)的目的。調(diào)節(jié)小時(shí)的時(shí)間也一樣的實(shí)現(xiàn)。3) 計(jì)數(shù)顯示電路由計(jì)數(shù)部分、數(shù)據(jù)選擇器、譯碼器組成，是時(shí)鐘的關(guān)鍵部分。計(jì)數(shù)部分：由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)12/24進(jìn)制計(jì)數(shù)器組成，其中60進(jìn)制計(jì)數(shù)器可用6進(jìn)制計(jì)數(shù)器和10進(jìn)制計(jì)數(shù)器構(gòu)成；24進(jìn)制的小時(shí)計(jì)數(shù)同樣可用6進(jìn)制計(jì)數(shù)器和10進(jìn)制計(jì)數(shù)器得到：當(dāng)計(jì)數(shù)器計(jì)數(shù)到24或晚上12時(shí)，“2”和“4”（或“1” 和“2”）同時(shí)進(jìn)行清零，則可實(shí)現(xiàn)24/1

31、2進(jìn)制計(jì)數(shù)。數(shù)據(jù)選擇器：因?yàn)楸緦?shí)驗(yàn)用到了6個(gè)動(dòng)態(tài)掃描數(shù)碼管，數(shù)據(jù)的選擇輸出是由輸出相應(yīng)的選擇位完成的，故需要提供掃描輸出程序。譯碼器：由實(shí)驗(yàn)說明知，本設(shè)計(jì)不需要提供譯碼程序，由實(shí)驗(yàn)箱自帶譯碼電路完成。故只需提供bcd碼輸出即可。數(shù)字鐘控制邏輯電路計(jì)數(shù)顯示電路位選信號(hào)發(fā)生器2選1數(shù)據(jù)選擇器計(jì)數(shù)器譯碼器數(shù)據(jù)選擇器圖2：自頂向下設(shè)計(jì)分割圖狀態(tài)機(jī)的基本設(shè)計(jì)思想在狀態(tài)連續(xù)變化的數(shù)字系統(tǒng)設(shè)計(jì)中，采用狀態(tài)機(jī)的設(shè)計(jì)思想有利于提高設(shè)計(jì)效率，增加程序的可讀性，減少錯(cuò)誤的發(fā)生幾率。同時(shí)，狀態(tài)機(jī)的設(shè)計(jì)方法也是數(shù)字系統(tǒng)中一種最常用的設(shè)計(jì)方法。一般來說，標(biāo)準(zhǔn)狀態(tài)機(jī)可以分為穆爾（moore）機(jī)和米利（mealy）機(jī)兩種。在

32、穆爾機(jī)中，其輸出僅僅是當(dāng)前狀態(tài)值的函數(shù)，并且僅在時(shí)鐘上升沿到來時(shí)才發(fā)生變化。米利機(jī)的輸出則是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù)3.3 綜合計(jì)時(shí)系統(tǒng)模塊設(shè)計(jì) 數(shù)字鐘表包括秒、分、時(shí)計(jì)數(shù)，因此可用常用的模24和模60計(jì)數(shù)器來實(shí)現(xiàn)，用級(jí)聯(lián)的方法來實(shí)現(xiàn)進(jìn)位，用框圖表示如下圖1所示(vhdl代碼見附錄)：圖3：數(shù)字鐘表設(shè)計(jì)框圖圖4：多功能數(shù)字鐘總體設(shè)計(jì)框圖3.3.1 模塊一 秒計(jì)時(shí)器second_counter和分計(jì)時(shí)器minute_countersecond_counter與minute_counter都是模60的十進(jìn)制計(jì)數(shù)器，計(jì)數(shù)范圍為0到59，方框圖分別如下圖所示：圖5.1秒計(jì)時(shí)器圖5.2分

33、計(jì)時(shí)器由于秒不可設(shè)置，所以second_counter沒有s_enable 和s_clock輸入信號(hào)。其內(nèi)部不需要clock子模塊。除此之外，secont_counter和minute_counter完全一樣。clr為清零信號(hào)，t_enable , t_clock分別為計(jì)時(shí)允許和計(jì)時(shí)時(shí)鐘輸入信號(hào)。c_out為計(jì)數(shù)器溢出進(jìn)位信號(hào)，d_out為計(jì)數(shù)器數(shù)據(jù)輸出信號(hào)。實(shí)現(xiàn)模60的十進(jìn)制計(jì)數(shù)功能vhdl源代碼如下：if clr=1 then res_l:=0 ; -res_l為計(jì)數(shù)累加器，以十進(jìn)制整數(shù)累加計(jì)數(shù)，c_out=0 ;dl_o0) ;當(dāng)clr=1時(shí)，將計(jì)數(shù)累加器res_l清零，同時(shí)溢出進(jìn)位信號(hào)

34、和計(jì)數(shù)數(shù)據(jù)輸出信號(hào)也同時(shí)清為零 elsif rising_edge(t_clock) then當(dāng)有一個(gè)上跳沿的脈沖來時(shí)，啟動(dòng)計(jì)數(shù)器，進(jìn)行計(jì)數(shù) if t_enable=1 then 判斷是否允許計(jì)數(shù)，如果允許計(jì)數(shù)，則將計(jì)數(shù)累加器加1if res_l=59 then判斷計(jì)數(shù)累加器是否計(jì)滿59，如果已經(jīng)計(jì)滿59，則將其清為零，重新開始計(jì)數(shù)，并且輸出計(jì)數(shù)溢出信號(hào) 1，從而驅(qū)動(dòng)更高位的計(jì)時(shí)器計(jì)數(shù)；反之沒有計(jì)滿59，則將計(jì)數(shù)累加器繼續(xù)加一，并將計(jì)數(shù)溢出信號(hào)置為0。 res_l:=0 ; c_out=1 ; else res_l:=res_l+1 ; c_out=0 ; end if ; end if ;

35、end if ;秒子模塊仿真波形如圖6圖6 秒子模塊仿真波形分鐘子模塊與秒子模塊仿真波形相同，故略去。3.3.2 模塊二 時(shí)計(jì)時(shí)器hour_counter系統(tǒng)為24小時(shí)計(jì)時(shí)制，因此時(shí)計(jì)時(shí)器hour_counter的模為24，最大計(jì)數(shù)值為23。其方框圖如下：圖7 時(shí)計(jì)時(shí)器方框圖其輸入信號(hào)和輸出信號(hào)與minute_counter完全一樣，因此就不再一一具體介紹，其vhdl源代碼參見附錄一。小時(shí)仿真波形如圖4圖8小時(shí)子模塊仿真波形再把以上各子模塊生成元件芯片用原理圖法級(jí)聯(lián)組合成數(shù)字鐘表電路圖如圖5圖9數(shù)字鐘表級(jí)聯(lián)原理圖數(shù)字時(shí)鐘總模塊波形仿真如圖9圖10.1：驗(yàn)證setmin、sethour端口和秒進(jìn)

36、位功能圖10.2：驗(yàn)證reset、speaker和分進(jìn)位功能3.3.3 模塊三 數(shù)字秒表的設(shè)計(jì)數(shù)字秒表的計(jì)數(shù)要求達(dá)到0.01秒，最大計(jì)數(shù)范圍為59分59.99秒，其計(jì)數(shù)框圖如圖10：圖11秒表級(jí)聯(lián)圖圖12秒表計(jì)數(shù)器級(jí)聯(lián)圖模100計(jì)數(shù)器仿真波形如圖12圖13秒子模塊仿真波形圖通用模60計(jì)數(shù)器仿真波形如圖14圖14通用模60計(jì)數(shù)器仿真波形圖3.3.4鬧鐘電路模塊設(shè)計(jì)鬧鐘模塊主要由時(shí)間預(yù)置模塊、“梁祝”樂曲播放器和一個(gè)數(shù)據(jù)比較器組成。3.3.5顯示電路模塊設(shè)計(jì)通常點(diǎn)亮一個(gè)led所需的電流是550 ma，通電的電流愈大，led的亮度愈高，相對(duì)的也會(huì)使其壽命縮短。一般以10 ma的導(dǎo)通電流來估算它所必須

37、串聯(lián)的阻值，其計(jì)算方式參考圖14所示。0.34 kw1.6 v+5 v10 ma(51.6) /10 ma=0.34 kw圖 14 單個(gè)led的串接電阻計(jì)算方式圖15單個(gè)led七段顯示器可分為共陽極、共陰極型兩種，它們都可以等效成8個(gè)led的連接電路，其中圖15就是共陰極型七段顯示器的等效電路和每節(jié)led的定義位置圖。bcgfedppgfedcbaa圖16 共陰極型七段顯示器的led位置定義和等效電路顯示電路主要由三個(gè)掃描bcd碼顯示器件和兩個(gè)二選一數(shù)據(jù)選擇器組成。3.3.6輔助分頻器模塊設(shè)計(jì)因?yàn)樵O(shè)計(jì)中用到較多頻率的時(shí)鐘信號(hào)，因此還要設(shè)計(jì)多種分頻器，在此，采用通用分頻器設(shè)計(jì)方法，借助類屬說明語

38、句來實(shí)現(xiàn)，先來設(shè)計(jì)一個(gè)簡(jiǎn)單的四分頻器，仿真波形如圖16圖17四分頻器仿真波形圖3.4總體連接綜合上述各模塊的設(shè)計(jì)，結(jié)合總體設(shè)計(jì)方案，可以畫出如圖17所示的多功能數(shù)字鐘最終電路圖。圖18多功能數(shù)字鐘頂層原理圖相關(guān)功能仿真 （1）數(shù)字鐘表功能仿真，其仿真波形圖如圖17所示（其中clk4_2khz是clk3_4hz的四分頻，用于對(duì)比觀察仿真結(jié)果，無其他實(shí)際功能）圖19數(shù)字鐘表功能仿真圖（2）秒表功能仿真，其仿真波形圖如圖18所示（其中clk3_4hz是 clk2_1khz的100分頻，也只用于仿真觀察對(duì)比，無實(shí)際功能）圖20秒表功能仿真圖（3）鬧鐘預(yù)置功能仿真圖如圖19圖21鬧鐘預(yù)置功能仿真圖第四章

39、 總結(jié)4.1設(shè)計(jì)技巧分析1.在顯示電路的設(shè)計(jì)中，利用動(dòng)態(tài)掃描顯示的原理，既簡(jiǎn)化了顯示譯碼驅(qū)動(dòng)電路的設(shè)計(jì)，又節(jié)約了硬件的i/o口，同時(shí)還減小了系統(tǒng)的驅(qū)動(dòng)電流及功耗等，在實(shí)際使用中非常有價(jià)值。4.2總結(jié)與心得 運(yùn)用eda技術(shù)設(shè)計(jì)綜合計(jì)時(shí)系統(tǒng)，經(jīng)用quartus軟件編譯、仿真，實(shí)驗(yàn)證明其功能與設(shè)計(jì)相符合。eda技術(shù)改變了數(shù)字系統(tǒng)的設(shè)計(jì)方法和實(shí)現(xiàn)手段，大大減輕了電路設(shè)計(jì)的工作量和難度，有效增強(qiáng)了設(shè)計(jì)的靈活性，縮短了設(shè)計(jì)周期，提高了產(chǎn)品的可靠性。隨著數(shù)字系統(tǒng)規(guī)模越來越大，傳統(tǒng)的電路設(shè)計(jì)已難以適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計(jì)要求，eda技術(shù)必將得到越來越廣泛的應(yīng)用。 此次畢業(yè)設(shè)計(jì)我感觸良多，回想整個(gè)畢業(yè)設(shè)計(jì)過程，從

40、開始閱讀研究老師下達(dá)的任務(wù)書，明確此次畢業(yè)設(shè)計(jì)的主要內(nèi)容和要求，構(gòu)思系統(tǒng)的基本原理和總體實(shí)現(xiàn)，再通過查找相關(guān)基于fpga的多功能數(shù)字鐘系統(tǒng)的資料，設(shè)計(jì)系統(tǒng)的軟件編程直至撰寫完畢業(yè)論文，在這一系列相互聯(lián)系的過程中雖然遇到很多的困難和問題，但在導(dǎo)師的細(xì)致輔導(dǎo)和同學(xué)的幫助下我對(duì)現(xiàn)代電子系統(tǒng)的認(rèn)識(shí)又更進(jìn)一步通過使用eda設(shè)計(jì)軟件quartusii，進(jìn)一步熟悉了vhdl語言的深入應(yīng)用，這次的畢業(yè)設(shè)計(jì)我基本完成了老師對(duì)我的要求，同時(shí)我也加入了一些自己的心得和體會(huì)，這必將成為我四年大學(xué)生活的完美總結(jié)。第五章 參考文獻(xiàn)（references）1 潘松eda技術(shù)實(shí)用教程m 北京：科學(xué)出版社2 高有堂eda技術(shù)及

41、應(yīng)用實(shí)踐m北京：清華大學(xué)出版社3 陳賾可編程邏輯器件技術(shù)實(shí)踐教程m北京：科學(xué)技術(shù)出版社4 褚振勇fpga設(shè)計(jì)及應(yīng)用m西安：西安電子科技大學(xué)出版社5 林明權(quán)vhdl數(shù)字控制系統(tǒng)設(shè)計(jì)范例m北京：電子工業(yè)出版社6 黃志偉fpga系統(tǒng)設(shè)計(jì)與實(shí)踐m北京：電子工業(yè)出版社7 張睿精通protel dxp2004 電路設(shè)計(jì)m北京：電子工業(yè)出版社8 中國(guó)電子技術(shù)信息網(wǎng)9 盧毅 賴杰. vhdl與數(shù)字電路設(shè)計(jì)m. 北京：科學(xué)出版社10 電子技術(shù)應(yīng)用推廣專業(yè)網(wǎng)站www.et致謝本論文的順利完成，首先要忠心感謝我的導(dǎo)師丁杰老師，在本次論文設(shè)計(jì)過程中，丁杰老師對(duì)該論文從選題，構(gòu)思到最后定稿的各個(gè)環(huán)節(jié)給予細(xì)心指引與教導(dǎo),

42、使我得以最終完成畢業(yè)論文設(shè)計(jì)。在整個(gè)過程中,老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度及侮人不倦的師者風(fēng)范是我終生學(xué)習(xí)的楷模將激勵(lì)我不斷努力學(xué)習(xí)，大學(xué)四年中還得到眾多老師的關(guān)心支持和幫助。在此，謹(jǐn)向老師們致以衷心的感謝和崇高的敬意！同時(shí)我要感謝在我做畢業(yè)設(shè)計(jì)的時(shí)候幫助我的同學(xué)，在我遇到困難是伸出援助之手。最后，我要深深的感謝辛勤養(yǎng)育我的父母，正是因?yàn)槎嗄暌詠?，父母在行?dòng)和心靈上的支持和鼓勵(lì)，我才得以順利完成學(xué)業(yè)。附錄各模塊源程序（1）秒子模塊模60計(jì)數(shù)器vhdl代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ent

43、ity second isport(clk,reset,setmin:in std_logic ;enmin:out std_logic; -向分鐘的進(jìn)位sec_dataout:out std_logic_vector(7 downto 0);end entity second;architecture fun of second is signal count: std_logic_vector(7 downto 0);signal enmin_1,enmin_2: std_logic;begin sec_dataout=count;enmin_2=(setmin and clk);enmi

44、n=(enmin_1 or enmin_2);process (clk,reset,setmin) begin if(reset=1) then count=00000000; elsif (clkevent and clk = 1) then if (count(3 downto 0)=1001 then if (count 16#60#) then if (count=01011001) then enmin_1=1;count=00000000; else count=count+7; end if; else count=00000000; end if; elsif (count 1

45、6#60#) then count=count+1; enmin_1=0; else count=00000000; end if; end if;end process;end fun;（2） 分鐘子模塊計(jì)數(shù)器vhdl代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute is port(clk,clk1,reset,sethour:in std_logic ; enhour:out std_logic; min_dataout:out std_logic_vect

46、or(7 downto 0); end entity minute;architecture fun of minute is signal count: std_logic_vector(7 downto 0);signal enhour_1,enhour_2: std_logic; begin min_dataout=count; enhour_2=(sethour and clk1); enhour=(enhour_1 or enhour_2);process (clk,reset,sethour)begin if(reset=1) then count=00000000; elsif

47、(clkevent and clk = 1) then if (count(3 downto 0)=1001 then if (count 16#60#) then if (count=01011001) thenenhour_1=1;count=00000000;else count=count+7;end if;else count=00000000;end if;elsif (count 16#60#) then count=count+1;enhour_1=0; else count=00000000;end if;end if;end process;end fun;（3）小時(shí)子模塊

48、計(jì)數(shù)器vhdl代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset:in std_logic ;hour_dataout:out std_logic_vector(7 downto 0);end entity hour;architecture fun of hour is signal count: std_logic_vector(7 downto 0);beginhour_dataout=count;process (clk,re

49、set)beginif(reset=1) then count=00000000;elsif (clkevent and clk = 1) thenif (count(3 downto 0)=1001 thenif (count 16#23#) thencount=count+7;else count=00000000; end if;elsif (count 16#23#) then count=count+1;else count=00000000;end if;end if;end process;end fun;（4）正點(diǎn)檢驗(yàn)器其vhdl描述如下：library ieee;use ie

50、ee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alert isport(datain:in std_logic_vector(7 downto 0);speaker:out std_logic);end entity alert;architecture fun of alert is beginprocess (datain)beginif(datain=00000000) then speaker=1;elsespeaker=0;end if;end process ;end architecture fun;(5

51、)模100計(jì)數(shù)器，vhdl代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity u_second isport(clk,p_reset,m,en:in std_logic ;ensec:out std_logic;usec_dataout:out std_logic_vector(7 downto 0);end entity u_second;architecture fun of u_second is signal count: std_logic_vector(7 downto 0);signal clk1,co:std_logic;beginusec_dataout=coun