加法器減法器培訓(xùn)講學(xué)

1、加法器減法器實驗二組合邏輯電路實驗一加法器實驗?zāi)康?1. 掌握加法器相關(guān)電路的設(shè)計和測試方法2.掌握常見加法器集成芯片使用方法實驗原理:在組合邏輯電路中任意時刻的輸出只取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)。常見加法器芯片：加減法電路常見芯片74LS183, 74LS283等實驗內(nèi)容:一、實現(xiàn)兩個BCD碼的加法運(yùn)算要求：利用74LS283加法器來完成。思考：當(dāng)兩數(shù)之和小于或等于9時，相加結(jié)果和二進(jìn)制數(shù)相加沒有區(qū)別，如果大于9時，要如何處理進(jìn)位。下表為兩個8421的二一一十進(jìn)制數(shù)相加應(yīng)得到的二一一十進(jìn)制形式的結(jié)果:SA4.27二進(jìn)制抑法a算與二進(jìn)制加進(jìn)運(yùn)算的對照訓(xùn)個：-十逬按-進(jìn)制和加的結(jié)杲按

2、二-十遊制ffl加砲得的結(jié)杲制數(shù)之利O 2 34 5678I 1 1 I J 1 1 i片C0Su片00000100000000110u010001100100011100110010010100n00010Q0ft0000J10001010n0A110A(I000ft進(jìn) 制 ffl 加 結(jié) 果 相 同010191010一 的結(jié)果禰捕6的修止需要対按二進(jìn)制加法縛到由表可見，將兩個二十進(jìn)制數(shù)用二進(jìn)制加法器相加，則相加結(jié)果小于等于9 (1001)時，得到的和SSSS.就是所求的二十進(jìn)制和。而當(dāng)相加結(jié)果大于等于10 (1010)后，必須將這個結(jié)果在另一個二進(jìn)制加法器加6 (0110)修正，才能得到二

3、十進(jìn)制的和及相加的進(jìn)位輸出。所以，產(chǎn)生進(jìn)位輸出C02的條件為co： = C0| + 5(3兀 * S*久產(chǎn)生C02的同時，應(yīng)該在幾畀幾.上加上6（0110）,得到的4品2$2九和C02就是修正后的結(jié)果，電路圖如下:X su-B-U1現(xiàn)JsuS 、biy FKjjiS 12R 1XXX4 3 2 1 4 3 7 1 o AtAl -BJ5S5 - G心1曲ia.3MJaC474LS283DU25他4 suw_i SW.2 suw_iAn /Lfi3/TFTMus35 /tni* *w*F，/piS77 2 -s -u -BU馭 g I53 i-f- 82Aei51占GNO7dtS283O-USA

4、U6A -. +7400HT404K . U4BU7A .-pt X y7404N74O7HT400H ： Il 弘 1： Busi lri lXLA1竹USAWQQBP少J /USA.-W 74O4HU5xHT UnaBus2 菇 fcS 三廠TT-TL-TV-TU在信號發(fā)生器中輸入數(shù)據(jù)如下:啥 Word GunurotxXWGirControlsDisplayCydeBurstStepSet.-TriggerI Internal External ?HexDecBinaryASCIIT 00000011OBES000000330000005500000077 OOOOOOS80000000

5、000000000=Frequency000000000000000000000000Ready CTrigger C310則結(jié)果為:傷 Logic Analyzer-XLAl圖中26_I24III :I23_III22 由下往上讀數(shù)，即為結(jié)果的二進(jìn)制形式，26為進(jìn)位端，即十位。二、實現(xiàn)兩個四位二進(jìn)制的減法要求：利用74LS283加法器來完成。思考：如何將加法器轉(zhuǎn)換為減法功能。二進(jìn)制的減法如何實現(xiàn)。在算術(shù)運(yùn)算中，減法可以看做加上這個數(shù)的負(fù)數(shù)來表示，在數(shù)字電路中，可以將減去一個數(shù)表示成加上這個數(shù)的反碼。故在設(shè)計電路時，可將減數(shù)取反，所以電路圖為:-Bnsl rTT右ZHSQ4D：:4 : UiD

6、；枝 * * * * * * , 741 swn Bns2U9A023rtsceci2(- Ctvcc I ：:74L5283DVCC5VBti33 8as3U4AZ9,U3740敏14XIe B MCO- C4:74LS283D 74LS3BD20uac -Z4-Bnff4 ： U9b * 74LSS5D035，0000000000000000H旦 fa TrControlsDisplayT 00000052CydeBurstStepSet-TriggerI InternalExternal |-fHexDecBinaryASCII00000098mm00000048000000000000

7、00000000000000000000=Frequency00000000Ready CTrigger C在信號發(fā)生器中輸入數(shù)據(jù)如下:疇 Word Generator-XVAGlk Ic3102S則結(jié)果為:傷 Logic Analyzer-XLAl_2_l T1 出I Reset t2 勺土Reverse T2hlJ a.ooo s000010.000 s000010.000 sClockClocks/Div |4弓Set.(C) Qualifier 1111俗13tJ1111111VVV111J1(11 11 11 1111a29 VV 1VV11V1(r11111IcTerm 1011111111111111III1(1(1 11 11 111)a23VV111IIIVV1111III(1(1 11 1II俗14III11VIII11V11(1(1 11 11 11 )I(?251 1 11 1 11 1111111;11(1(11 11 1tI I ra26111III 111 1Il(1(111 11 11 1II1rTaraa 15III11111IIIVV1111V1(1 11 11 11IrTerm 16VVV111IIIVV111III(1