ARM9S3C2410x中文datasheet資料(絕對完整版)07第七章-時鐘和功率管理全解

1、第七章 時鐘和功率管理概述時鐘和功率管理模塊由三部分組成：時鐘控制，usB空制和功率控制。S3C2410A勺時鐘控制邏輯能夠產(chǎn)生系統(tǒng)所需要的時鐘，包括 CPU 的FCLK AHB總線接口的HCLK禾口 APB總線接口的PCLK S3C2410A有 兩個PLL，一個用于FCLK,HCLK,PCLJK另一個用于USB模塊(48MHZ。時鐘控制邏輯能夠由軟件控制不將 PLL連接到各接口模塊 以降低處理器時鐘頻率，從而降低功耗。S3C2410A有各種針對不同任務(wù)提供的最佳功率管理策略，功率管 理模塊能夠使系統(tǒng)工作在如下 4 種模式：正常模式，低速模式，空閑 模式和掉電模式。正常模式：功率管理模塊向 C

2、PU和所有外設(shè)提供時鐘。這種模式 下，當(dāng)所有外設(shè)都開啟時，系統(tǒng)功耗將達(dá)到最大。用戶可以通過軟件 控制各種外設(shè)的開關(guān)。例如，如果不需要定時器，用戶可以將定時器 時鐘斷開以降低功耗。低速模式：沒有PLL的模式。與正常模式不同，低速模式直接使 用外部時鐘(XTIpll或者EXTCLK作為FCLK這種模式下，功耗僅由 外部時鐘決定?？臻e模式：功率管理模塊僅關(guān)掉 FCLK而繼續(xù)提供時鐘給其他外 設(shè)?？臻e模式可以減少由于 CPU核心產(chǎn)生的功耗。任何中斷請求都可 以將CPU從中斷模式喚醒。掉電模式：功率管理模塊斷開內(nèi)部電源。因此CPU和除喚醒邏輯單元以外的外設(shè)都不會產(chǎn)生功耗。要執(zhí)行掉電模式需要有兩個獨立的

3、電源，其中一個給喚醒邏輯單元供電，另一個給包括CPU在內(nèi)的其他模塊供電。在掉電模式下，第二個電源將被關(guān)掉。掉電模式可以由外 部中斷EINT15:0或RTC喚醒。功能描述時鐘結(jié)構(gòu)圖7-1描述了時鐘架構(gòu)的方塊圖。主時鐘源由一個外部晶振或者 外部時鐘產(chǎn)生。時鐘發(fā)生器包括連接到一個外部晶振的振蕩器和兩個 PLL(MPLL和UPLL用于產(chǎn)生系統(tǒng)所需的高頻時鐘。時鐘源選擇表7-1描述了模式控制引腳(0M3和0M2和選擇時鐘源之間的對應(yīng) 關(guān)系。OM3:2的狀態(tài)由0M刑0M2引腳的狀態(tài)在nRESET勺上升沿鎖 存得到。Table 7-1. Clock Source Selection at Boot-UpMo

4、de OM3：2MPLL StateUPLL StateMain Clock sourceUSB Clock Source00nOnCrystalCrystal01OnOnCrystalEXTCLK10OnOnEXTCLKCrystal11OnOnEXTCLKEXTCLK注意：1、盡管MPLL在系統(tǒng)復(fù)位的時候就開始產(chǎn)生，但是只有有效的 設(shè)置號MPLLCO寄存器后才能用于系統(tǒng)時鐘。在此之前，外部時鐘將 直接作為系統(tǒng)時鐘。即使不需要改變 MPLLCO寄存器的初值，也必須 將同樣的值寫入寄存器。2、當(dāng)OM1:0為11時，OM3:2用于決定一種測試模式OM3;2MPLLEXTCL-.UCLKHCLKA

5、RM330T=USB Host I FTICA!DTSDIADCU ART： 11.21PWVRTCftUSB=f;3 呼0 s(i；qMPLLGLK uplCclkCantfiQiSignalCLKCNTLFOLK-FCLKCLKOUTUSBCNTLUPLLMand RastiControllerH POWCNTL半C：MR-0S1：CManagementBlockPCILK十Memory CentrollefInterrupt CuiHufhir1I1 H LCDBmLCDCDntrollerArt- trst onMA4chSPIcO.1)Fhauirg 7-1. Clock Gener

6、ator Block Diagram鎖相環(huán)PLL位于時鐘信號發(fā)生器的內(nèi)部 MPLL用于將輸出信號和相關(guān)輸入信號在相位和頻率上同步起來。它包括如圖7-2所示的一些基本模塊：根據(jù)DC電壓產(chǎn)生相應(yīng)比例關(guān)系頻率的壓控振蕩器（VCO）,除數(shù)P（對輸入 頻率Fin進行P分頻)，除數(shù)M對VCQ的輸出頻率進行M分頻，分頻后 輸入到相位頻率探測器 PFD),除數(shù)S (對MPLL輸出頻率Mpll進行分 頻)，相差探測器， charge pump , loop filter 。MPLL的時鐘輸出 Mpll和輸入時鐘Fin的關(guān)系如下式所示：Mpli = (m * Fin) / (p * 2s)-M 世心吃血c? fo

7、r cMda M)+ 8, p = P (the value for divider P) + 2UPLL和 MPLL是完全一樣的。下面的部分描述了 MPLL的操作，包括相差探測器，chargepump VCO loop filter 。相位頻率探測器PFD當(dāng)PFD檢測Fref和Fvco之間的相差時產(chǎn)生一個控制信號。Fref如圖7-2所示。Charge pumpCharge pump通過一個外部過濾器將PFD的控制信號轉(zhuǎn)換成一個比例的電壓關(guān)系來驅(qū)動 VCQLoop FilterPFD產(chǎn)生的控制信號可能在每一次 Fref和Fvco比較的時候產(chǎn)生很 大的偏差，為了防止 VCO過載，一個低通濾波器將

8、過濾掉控制信號的 高頻成分。濾波器就是常用的一節(jié) RC濾波器。壓控振蕩器VCOLoop filter輸出的電壓驅(qū)動VCQ導(dǎo)致它的晶振頻率根據(jù)平均電壓線性地增加或降低。當(dāng)Fref和Fvco的頻率和相位都匹配時，PFD停 止發(fā)送控制信號給charge pump，然后VCO頻率保持不變，并且PLL保 持固定于系統(tǒng)時鐘。PLL和時鐘發(fā)射器的通用條件PLL和時鐘發(fā)生器通常使用如下條件Loop filter capacitance5 pFExternal X-tal frequency10-20 MHz 喚）Extern日1 capacitanee used for X-tal15-22 pF注：1、值是

9、可變的。2、FCLK必須大于X-tal或EXTCLK勺3倍Figure 7-2. PLL (Phasfi-Locked Loop) Block Diagram時鐘控制邏輯時鐘控制邏輯決定哪個時鐘源被使用，例如MPLL或者外部時鐘。當(dāng)PLL被配置到一個新的頻率時，時鐘控制邏輯將會停止FCLK直到PLL達(dá)到一個穩(wěn)定的輸出。時鐘控制邏輯在上電復(fù)位和從掉電模式喚醒 的情況下也是有效的。上電復(fù)位(XTIpll )圖7-4顯示了上電復(fù)位時的時鐘行為。晶振在幾毫秒內(nèi)開始振蕩。當(dāng)OSC時鐘穩(wěn)定后，PLL根據(jù)默認(rèn)PLL設(shè)置開始生效，但是通常這個時候是不穩(wěn)定的，因此在軟件重新配置 PLLCON寄存器之前FCLK直

10、 接使用Fin而不是MPLL即使用戶不希望改變 PLLCON勺默認(rèn)值，用戶 也應(yīng)該執(zhí)行一邊寫PLLCON操作FCLK在軟件配置好PLLCON之后鎖定一段時間后連接到 Mpll。PDV.trI pll 越 n operate aner OM3 ：2 i s lakiited.RESETOSC(XTlpll)VVWWWWWWWVLPl L is configured by 3/W first timeclockDisableLock TimevcooutputFCLKrLTWUl_ The logic operates Dy XTlpllft- FCLK is new irequencyFigur

11、e 7-4. Power-On Res st Saquenc# (when the xtrinall clock sciirc# is- a crystal oscillator)正常情況下改變 MPLL設(shè)置正常模式下，用戶可以通過寫 PMS的值來改變FCLK的頻率，此時將會自動插入一段時間延遲，在這段延遲內(nèi)FCLK將停止，其時序如圖7-5。LRnnnmutinjiRnrmjiTLnrLPMS settlingPLL Lock-iiim&FCLKrLRTLJWUUUWIt changes to new pll clockafter automatic lock time.圖7-5USB寸鐘控制

12、USB主機接口和USB設(shè)備接口需要48MHz的時鐘。在S3C2410中， 是通過UPLL來產(chǎn)生這一時鐘的，UCLK只有在UPLL配置好后才會生 效。ConditionUCLK StateUPLL StateAfter resetXTlpll or LXTCLKnAfter configuring UPLLL :during PLL lock time4BMHz： after PLL lock timeOnUPLL is turned off by CLKSLOW registerXTlpll or EXTCLKOffUPLL i$ turned on bv CLKSLOW reaiater48

13、MHzOnFCLK,HCLI和 PCLKFCLK用于 ARM920T.HCLK用于AHB總線。包括ARM920T存儲控制器，中斷控制器，LCD控制器，DMA和USB主機。PCLK用 于 APB總線。包括 外設(shè)如 WDT,IIS,I2C,PWM,PWMTIMER,MMC,ADC,UART,GPIO,RTC,SPIS3C2410支持三者之間的比率可選，這個比率是由 CLKDIVN寄存器的HDIVN和PDIVN決定的。HDIVN1HDIVNFDIVMFCLKHCLK戶CLKDivide RatioQ30FCLKFOLKFCLK1 ： 1 ： 1 (Default)001FCLKFCLKFCLK/21

14、:1:2010FCLKFCLK/2FCLKt21:2:2uJ1FCLKFCLK/2FCLK/41:2:4Recommended)130FCLKFCLK/4FOLK/41:4:4設(shè)置好PMS勺值后，需要設(shè)置CLKDIVN寄存器。CLKDIVN寄存器的值將在PLL鎖定時間之后生效，在復(fù)位和改變功率模式后也是有效The setting value can also be valid after 11.5 HCLK. Only. 1HCLK can validate the value of CLKDIVN register changed from Default (1:1:1) to other

15、Divide Ratio (1:1:2, 1:2:2, 1:2:4 and 1:4:4)II I IC LKDIVNQwOOaOOODO X_ 0x0000000X1:12) XOmODOOOO 耐門:2:4)*旳00000申(1:1:卄炯 _TLnLrLpLpu_rLfi_nLT_L_o_nLrLpgiiijdii j n n= 1 HCLK1.5 KILK1.5 HCLKFigure 7-6. Changing CLKDIVN Register Value注意：1、HCLK和PCLK不應(yīng)該超過某一限制2、如果HDIVN=1 CP總線模式將通過一下指令從快速模式切換到異步模式：MMU_Set

16、Asy ncBusModemrc p15,0,r0,c1,c0,0orr rO,rO,#R1_nF:OR:R1 _iAmcr p15,0,r0,c1,c0,0如果HDIVN二併且CPU總線模式是快速模式，CPU將以HCLK進行 運行，這一特性可以用于將CPU頻率減半而不影響HCLK和PCLK功率管理在S3C2410中，功率功率模塊通過軟件控制系統(tǒng)時鐘來達(dá)到降低功耗的目的。這些策略牽涉到PLL，時鐘控制邏輯和喚醒信號。圖 7-7顯示了 S3C2410的時鐘分配。Fifiur 7-7. The Clock Distribution Block DiagramS3C2410有4種功耗模式。各種模式之

17、間的轉(zhuǎn)換并不是完全自由的，圖7-8描述了各種模式之間的轉(zhuǎn)換關(guān)系。正常模式正常模式下，所有的外設(shè)和基本的功能模塊，包括功率管理模塊，CPU核心，總線控制器，存儲控制器，中斷控制器，DMA和外部控制器都可以完全操作。但是除了基本的模塊之外，其他模塊都可以通 過關(guān)閉其時鐘的方法來降低功耗。空閑模式空閑模式下，除了總線控制器、存儲控制器、中斷控制器、功率管理模塊以外的CPU時鐘都被停止。EINT23:0、RTC中斷或者其他中 斷都可以將CPU從空閑模式下喚醒。Table 7-2. Clock and Power State iin Each Power ModeModeARWI92OTAHB Modu

18、les 汕WDTPowerManage me ntGPIO32.760kHzRTC dockAPB Modules &. USBH/LCDitlANDtORMALD00SELoSELIDLEX00SELoSELSLOWoooSELoSELPOWER_OFFOFFOFF/rart for wakeupPreviousoOFF低速模式低速模式通過降低FCLK和關(guān)閉PLL來實現(xiàn)降低功耗。此時 FCLK是外部時鐘(XTIpll or EXTCLK)的n分頻。分頻數(shù)由CLKSLOV寄存器 的SLOW_VA和CLKDIVN寄存器決定。在低速模式下，PLL是關(guān)閉的。當(dāng)用戶需要從低速模式切換到正常 模式時，P

19、LL需要一個時鐘穩(wěn)定時間（PLL鎖定時間）。PLL穩(wěn)定時間是 由內(nèi)部邏輯自動插入的，大概需要150us,在這段時間內(nèi)，F(xiàn)CLK還是使用低速模式下的時鐘。用戶可以在PLL開的情況下通過改變CLKSLO存器的SLOW_BIT 位使能低速模式來改變頻率。在低速模式下，F(xiàn)CLK為外部時鐘的分頻。如圖7-9.Table 7-3. CLKSLOW and CLKDIVN Register Settings far SLOW ClockSLOW_VALFCLKHCLKPCLKUCLKifl Option1/2 Option (HDIV|N = 1)1/1 Option1/2 Option(HDIVN = 0

20、)PDIVN = 0)(PDIVN = 1)000EXTCLKorXTlpll /1EXTCLKorXTIpll 11EXTCLK orXTIpll 12HCLKHCLK/248 MHz0 0 1EXTCLKorXTIpll! 2EXTCLKorXTIpll / 2EXTCLKorXTIpll / 4HCLKHCLK / 248 MHz0 1 0EXTCLK orXTIpll 14EXTCLKorXTIpll / 4EXTCLK orXTIpll i 8HCLKHCLK/248 MHz0 1 1EXTCLK orXTIpll 16EXTCLKorXTIpll 1 6EXTCLKorXTIpll

21、 112HCLKHCLK/248 MHz1 0 0EXTCLK orXTIpll i 8EXTCLKorXTIpll! 8EXTCLK cfXTIpll! 16HCLKHCLK/248 MHz1 0 1EXTCLK OfXTIpll f 10EXTCLKorXTIpll/10EXTCLKorXTIpll / 20HCLKHCLK/248 MHz1 1 0EXTCLK orXTIpll f 12EXTCLKorXTIpll /12EXTCLK 150uS)QxFFFM_LTIME11:0MPLL lock time count value for FCLK, HCLK, and PCLKOxFF

22、F(M LTIME 150uS)PLL控制寄存器(MPLLCON/UPLLCON)Mpll = (m * Fin) / (p * 2s)m = (MDIV + 8), p = (PDIV + 2), s = SDIVPLL選擇表Pnput FrequencyOutpotjrequencyMDIVPDIVSDFV12 00MHZMfAH/AH/A12.00MHz1E.934MHZN/A.N?AN/A12.00MHzN/AMMNJA12.00MHz33.75MHz82 (0x52)2312.00MHz45.00MHz82 (Dx521312 00MHZ5070MHZ161lOxai)3312-QO

23、Mh：IK：*1302112-DOMHz147. OOM-z9O(flx5a2112.00MHz152.DDMHZ6& (0x44)1T12 DOMHzISB.DDMHz71 (0x47)1T12 OOM HZ170.00MHz771I12-QQMHz1BD.0DMHZ羽1112-DOMHz1S6.DDMHZas (0x551111 ZOOMHz192.D0M-Z8S f0x561112.00MHz2D2.BDMMZ161 (Oxal)3112 OOM HZ266.Q0MHZ125 Disable, 1 = Enable1lie(16JConlrol PCLK into llC block.

24、D = Disafcle, 1 = Enable1ADC (iTouch Screen)悶Control PCLK into ADC block 0 = Disable, 1 = Enable1RTHlCoctoI PCLK into RTC ccrtrol bKJCk.Even if this bit is cleared to 0. RTC timer alive J = Di&alle, 1 = Enable1GPIO【間Control PCLK into GPIO block 0 - 0liable, 1 - Enable1UART212Control PCLK into UART2

25、block. 0 = Disable： l = Enable1UART1nnConlrDl PCLK into UARTl block. 0 = Disable, 1 = EnaHe1UARTDControl PCLK into UARTQ block. D = Disable, 1 = Enable1SD4(9JConirc) PCLK into SDI imerfaca block. 7 Diuble, 1 - EnatJlfr1PWMTIMER6Coritrol PCLK into PWMTIMER block. A Disable, 1 Enable1USB deviceConcrol

26、l PCLK into USB device black. 0 = DEsableF 1 = Enable1USB host6CpntrgJ HCLK into USB host block 0 = Disable r 1 = Enable1LCD匚冏Oonirol HCLK into LCDC black 0 - DisablB, 1 = Enable1NAI-JD F 騎h C&ntrciier(4Control HCLK htn HAND Flash Controller block. Disable, 1 Enable1PO；VER_OFFControl PoAer Off mode

27、of S3C2410.0 n Diaabte, 1 Transition to Pc*ec OFF modeDIDLE SI-但】Enter IDLE mexie. Tllis b t is not c eared automatically. 3 = Disah 1 = Trarsrtjon to IDLE mode0Reserved1Reserved0SM_enr0SPECIAL mode.0r ia recommended nomwllyThia bit car k)& used to enter SPECIAL mode in only the5pec al condftion. OM

28、3=1 & ke-up by nRESET Pleast ccnract us t: jse thia bitQ低速時鐘控制寄存器(CLKSLOW)RegisterR/WDescriptionReset ValueCLKSLOWOX-4C000010R/WSlow clock control register0x00000004CLKSLOWBitDcriptionInitial StateUCLK_ONR0- UCLK ON (UPLL is 剤so fumed on 曰nd fre UPLL lock lime is inserted automatically.)1 UCLK OFF (UPLL is also turned o