常見電子類硬件筆試題整理(含答案)

1、硬件筆試題模擬電路1、基爾霍夫定理的內(nèi)容是什么？基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中，任何時刻，對任一節(jié)點，所有流出節(jié)點的支路電流的代數(shù)和恒等于零。電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。2、描述反饋電路的概念，列舉他們的應用。反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。負反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用。電壓負反饋的特點：電路的輸出電壓趨向于維持恒

2、定。電流負反饋的特點：電路的輸出電流趨向于維持恒定。3、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源組件r、l和c組成有源濾波器：集成運放和r、c組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連

3、，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。2、什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。在硬件上，要用oc門來實現(xiàn)，同時在輸出端口加一個上拉電阻。由于不用oc門可能使灌電流過大，而燒壞邏輯門。3、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛via2003.11.06上海筆試試題）setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上

4、升沿有效）t時間到達芯片，這個t就是建立時間-setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。4、什么是競爭與冒

5、險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。5、名詞：sram、ssram、sdramsram：靜態(tài)ramdram：動態(tài)ramssram：synchronous static random access memory同步靜態(tài)隨機訪問存儲器。它的一種類型的sram。ssram的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。這一點與異步sram不同，異步sram

6、的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。sdram：synchronous dram同步動態(tài)隨機存儲器6、fpga和asic的概念，他們的區(qū)別。（未知） 答案：fpga是可編程asic。 asic:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它asic(application specific ic)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。7、什么叫做otp片、掩膜片，兩者的區(qū)別何在？otp

7、means one time program，一次性編程mtp means multi time program，多次性編程otp（one time program）是mcu的一種存儲器類型mcu按其存儲器類型可分為mask(掩模)rom、otp(一次性可編程)rom、flashrom等類型。maskrom的mcu價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應用場合；falshrom的mcu程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發(fā)用途；otp rom的mcu價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，

8、尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。8、單片機上電后沒有運轉(zhuǎn)，首先要檢查什么？首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5v。接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應該使用示波器探頭的“x10”檔。另一個辦法是測量復位狀態(tài)下的io口電平，按住復位鍵不放，然后測量io口（沒接外部上拉的p0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。另外還要注意的地方是，如果使用片內(nèi)rom的話（大部分情況

9、下如此，現(xiàn)在已經(jīng)很少有用外部擴rom的了），一定要將ea引腳拉高，否則會出現(xiàn)程序亂跑的情況。有時用仿真器可以，而燒入片子不行，往往是因為ea引腳沒拉高的緣故（當然，晶振沒起振也是原因只一）。經(jīng)過上面幾點的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uf的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uf的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的

10、因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。電路設(shè)計可分類為同步電路和異步電路設(shè)計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性-因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而intel pentium 4處理器設(shè)計，也開始采用異步電路設(shè)計。異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、或的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(

11、寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。3、什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻）4、什么是setup 和holdup時間？（漢王筆試）5、setup和holdup時間,區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時鐘信

12、號延遲時的變化。（未知）7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛via 2003.11.06 上海筆試試題）setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）t時間到達芯片，這個t就是建立時間-setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不

13、夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子）9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)

14、過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。10、你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12v，5v，3.3v；ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v。cmos的高低電平分別為:vih=0.7vdd,vil=0.9vdd,vol=2.0v,vil=2.4v,

15、vol=0.4v.用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos. 11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：1 降低系統(tǒng)時鐘2 用反應更快的ff3 引入同步機制，防止亞穩(wěn)態(tài)傳播4 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號關(guān)鍵是器件使用比較好的工藝和時鐘周期的裕量要大。12、ic設(shè)計中同步復

16、位與異步復位的區(qū)別。（南山之橋）同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。 異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、moore 與 meeley狀態(tài)機的特征。（南山之橋） moo re 狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化. mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān), 而且與當前輸入值有關(guān), 這14、多時域設(shè)計中,如何處理信號跨時域。（南山之橋）不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，

17、其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用fifo,雙口ram，握手信號等?？鐣r域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應

18、采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步fifo的設(shè)計中，比較讀寫地址的大小時，就是用這種方法。 如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步fifo來解決問題。15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）delay t+t2max,t3holdt1min+t2min17、給出某個一般時序電路的圖，有tsetup,tdelay,tck-q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛via 2003.11.06 上海筆試試題）t+tclkdealytset

19、up+tco+tdelay;tholdtclkdelay+tco+tdelay;18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛via 2003.11.06 上海筆試試題）靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。動態(tài)時序模擬就是通常

20、的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；19、一個四級的mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛via2003.11.06 上海筆試試題）關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知）22、卡諾圖寫出邏輯表達使。（威盛via 2003.

21、11.06 上海筆試試題）23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡諾圖化簡：一般是四輸入，記住00 01 11 10順序，0 1 3 24 5 7 612 13 15 148 9 11 1024、please show the cmos inverter schmatic,layout and its cross sectionwith p-well process.plot its transfer curve (vout-vin) and also explain theoperation region of pmos an

22、d nmos for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.09）25、to design a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and explain?26、為什么一個標準的倒相器中p管的寬長比要比n管的寬長比大？（仕蘭微電子）和載流子有關(guān)，p管是空穴導電，n管電子導電，電子的遷移率大于空穴，同樣的電場下，n管的電流

23、大于p管，因此要增大p管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input and gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09）29、畫出not,nand,n

24、or的符號，真值表，還有transistor level的電路。（infineon筆試） 30、畫出cmos的圖，畫出tow-to-one mux gate。（威盛via 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試）input a,b;output c;assign c=a?(b):(b);32、畫出y=a*b+c的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試）34、畫出cmos電路的晶體管級電路圖，實現(xiàn)y=a*b+c(d+e)。（仕蘭微電子）以上均為畫coms電路圖，實現(xiàn)一給定的邏輯表達式，。

25、35、利用4選1實現(xiàn)f(x,y,z)=xz+yz。（未知） x,y作為4選1的數(shù)據(jù)選擇輸入，四個數(shù)據(jù)輸入端分別是z或者z的反相，0，136、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化 化成最小項之和的形式后根據(jù)(a*b)*(（c*d）)=ab+cd37、給出一個簡單的由多個not,nand,nor組成的原理圖，根據(jù)輸入波形畫出各點波形。（infineon筆試） 思路：得出邏輯表達式，然后根據(jù)輸入計算輸出38、為了實現(xiàn)邏輯（a xor b）or （c and d），請選用以下邏輯中的一種，并說明為什么？1）inv 2）and 3）or 4）nan

26、d 5）nor 6）xor 答案：nand（未知）39、用與非門等設(shè)計全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為）41、用簡單電路實現(xiàn)，當a為輸入時，輸出b波形為（仕蘭微電子） 寫邏輯表達式，然后化簡42、a,b,c,d,e進行投票，多數(shù)服從少數(shù)，輸出是f（也就是如果a,b,c,d,e中1的個數(shù)比0多，那么f輸出為1，否則f為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 寫邏輯表達式，然后化簡43、用波形表示d觸發(fā)器的功能。（揚智電子筆試） easy44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試）45、用邏輯們畫出d觸發(fā)器。（威盛via 2003.11.06 上海筆試

27、試題）46、畫出dff的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛）47、畫出一種cmos的d鎖存器的電路圖和版圖。（未知）48、d觸發(fā)器和d鎖存器的區(qū)別。（新太硬件面試）49、簡述latch和filp-flop的異同。（未知）50、latch和dff的概念和區(qū)別。（未知）51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。（南山之橋）latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計思想，而latch則屬于異步電路設(shè)計，往往會導致時序分析困難，不適當?shù)膽胠atch則會大量浪費芯片

28、資源。52、用d觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖。（華為）53、請畫出用d觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用d觸發(fā)器、與或非門組成二分頻電路？（東信筆試）直接d觸發(fā)器q反相輸出接到數(shù)據(jù)輸入55、how many flip-flop circuits are needed to divide by 16? (intel) 16分頻？456、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. 57、用d觸發(fā)器做個4進制的計數(shù)。（華為）58、實現(xiàn)n位johnson co

29、unter,n=5。（南山之橋）59、用你熟悉的設(shè)計方式設(shè)計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子）60、數(shù)字電路設(shè)計當然必問verilog/vhdl，如設(shè)計計數(shù)器。（未知）61、blocking nonblocking 賦值的區(qū)別。（南山之橋）非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中阻塞賦值：完成該賦值語句后才能做下一句的操作，一般用在組合邏輯描述中62、寫異步d觸發(fā)器的verilog module。（揚智電子筆試）module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;outp

30、ut 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q = 0; else q = d;endmodule63、用d觸發(fā)器實現(xiàn)2倍分頻的verilog描述？ （漢王筆試）module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in

31、= out; assign clk_o = out; endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用vhdl或verilog、able描述8位d觸發(fā)器邏輯。（漢王筆試）pal，gal，pld，cpld，fpga。module dff8(clk , reset, d, q);input clk;input reset;input7:0 d;output7:0 q;reg7:0 q;always (posedge clk or posedge reset)/異步復位，高電平有效 if(reset) q = 0; else

32、q = d;endmodule65、請用hdl描述四位的全加法器、5分頻電路。（仕蘭微電子）66、用verilog或vhdl寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知）67、用verilog或vhdl寫一段代碼，實現(xiàn)消除一個glitch。（未知）68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解的）。（威盛via 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設(shè)計。（仕蘭微電子）70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）71、設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)。 （1）畫出f

33、sm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計的要求。（未知）72、設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計工程中可使用的工具及設(shè)計大致過程。（未知）73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛）74、用fsm實現(xiàn)101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用rtl描述其state machine。（未知）75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦大唐筆試）76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試）regn-1:0 memory0:m1; 定義fifo為n位字長容量m八個always模塊實現(xiàn)，兩個用于讀寫fifo，兩個用于產(chǎn)生頭地址head和尾地址tail，一個產(chǎn)生counter計數(shù)，剩下三個根據(jù)counter的值產(chǎn)生空，滿，半滿信