通信原理課程設(shè)計(jì)報(bào)告基于QuartusII的(74)漢明碼的編解碼器的設(shè)計(jì)

1、通信電子線路實(shí)驗(yàn)與設(shè)計(jì)報(bào)告jiangsu teachers university of technology 通信原理課程設(shè)計(jì)報(bào)告 課程設(shè)計(jì)題目：基于quartus ii的（7,4）漢明碼的編解碼器的設(shè)計(jì) 班 級(jí)： 學(xué) 號(hào)： 姓 名： 指導(dǎo)教師姓名： 錢志文 任艷玲 設(shè)計(jì)地點(diǎn)： 目錄序言 2第一章 軟件簡(jiǎn)介 3第二章 工作原理 4第三章 基于quartus ii的（7,4）漢明碼的編解碼器的設(shè)計(jì)的仿真實(shí)現(xiàn) 3.1仿真方案原理 53.2仿真的功能程序 63.3仿真的結(jié)果與分析 7參考文件 10體會(huì)與建議 10附錄 10序言 漢明（hamming）碼是一種一種能夠糾正一位錯(cuò)碼或檢測(cè)兩位錯(cuò)碼的一種效

2、率較高的線性分組碼。本次課程設(shè)計(jì)的任務(wù)就是利用eda技術(shù)在quartus ii軟件下用vhdl語(yǔ)言實(shí)現(xiàn)（7,4）漢明碼的編譯碼的設(shè)計(jì)和仿真。從而進(jìn)一步加深對(duì)漢明碼編譯碼原理的理解。 eda（electronic design automation技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)電動(dòng)化工具。目前，vhdl語(yǔ)言已經(jīng)成為eda的關(guān)鍵技術(shù)之一，vhdl是一種全方位的硬件描述語(yǔ)言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì)，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。 v

3、hdl語(yǔ)言具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)，并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的原件的生成，近幾十年來(lái)，eda技術(shù)獲得了飛速的發(fā)展，它以計(jì)算機(jī)為平臺(tái)，根據(jù)硬件描述語(yǔ)言vhdl，自動(dòng)地完成邏輯編譯，化簡(jiǎn)為割、綜合及優(yōu)化，布局布線，仿真直至對(duì)特定目標(biāo)芯片的適配編譯，邏輯映射和編程下載等工作，以自頂向下的設(shè)計(jì)方法，使硬件設(shè)計(jì)軟件化，拜托了傳統(tǒng)手工設(shè)計(jì)的眾多缺點(diǎn)，隨著eda技術(shù)的深入發(fā)展，基于硬件描述語(yǔ)言的方法將由取代傳統(tǒng)手工設(shè)計(jì)方法的趨勢(shì)。一、quartus ii軟件簡(jiǎn)介 quartus是altera公司推出的cpld/fpga的開發(fā)工具，quartus

4、提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開發(fā)環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性。 quartus設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以很輕松地滿足特定設(shè)計(jì)的需要。它是可編程片上系統(tǒng)(sopc)設(shè)計(jì)的綜合性環(huán)境，擁有fpga 和cpld設(shè)計(jì)的所有階段的解決方案。與其它eda軟件相比較quartus軟件的特點(diǎn)主要包括: 1、 可利用原理圖、結(jié)構(gòu)框圖、verilog hdl、ahdl和vhdl完成電路描述,并將其保存為設(shè)計(jì)實(shí)體文件。 2、 芯片(電路)平面布局連線編輯。 3、logiclock增量設(shè)計(jì)方法,用戶可建立并優(yōu)化系統(tǒng),然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊。 4、功能強(qiáng)大的邏輯綜合工具。

5、 5、完備的電路功能仿真與時(shí)序邏輯分析。 6、定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析。 7、可使用signaltap 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 8、支持軟件源文件的添加和創(chuàng)建,并將它們鏈接起來(lái)生成編程文件。 9、使用組合編譯方式可一次完成整體設(shè)計(jì)流程。 10、自動(dòng)定位編譯錯(cuò)誤。 11、高效的期間編程與驗(yàn)證工具。 12、可讀入標(biāo)準(zhǔn)的edif網(wǎng)表文件、vhdl網(wǎng)表文件和verilog網(wǎng)表文件。 13、能生成第三方eda軟件使用的vhdl網(wǎng)表文件和verilog網(wǎng)表文件。2、 （7,4）漢明碼的編解碼器的工作原理2.1漢明碼的構(gòu)造原理 線性分組碼是一類重要的糾錯(cuò)碼，應(yīng)用很廣泛。在（n,k）分組碼

6、中，若監(jiān)督碼元是按線性關(guān)系模2相加而得到的，則稱其為線性分組碼。 現(xiàn)在以（7,4）分組碼為例來(lái)說(shuō)明線性分組碼的特點(diǎn)。設(shè)氣碼字為a=【a6,a5,a4,a3,a2,a1,a0】，前4位是信息元，后3位是監(jiān)督元，可用下列線性方程組來(lái)描述該分組碼產(chǎn)生監(jiān)督元： 顯然，這3個(gè)方程式線性無(wú)關(guān)的。代入上述公式可得（7,4）碼的全部碼組，如表1所示。信息位a6a5a4a3監(jiān)督位a2a1a0信息位a6a5a4a3監(jiān)督位a2a1a000000001000111000101110011000010101101001000111101011001010011011000010101101110101001100111

7、11010001110001111111 表1 （7,4）漢明碼的全部碼組由上表可知：（7,4）漢明碼的最小碼距d0=3，它能糾正1位錯(cuò)或檢2位錯(cuò)。由此可見，漢明碼是能夠糾正單個(gè)錯(cuò)誤的線性分組碼，其特點(diǎn)是：最小碼距d0=3，碼長(zhǎng)n與監(jiān)督位r滿足關(guān)系式：2r-1=n,說(shuō)明上述所說(shuō)的（7,4）線性分組碼就是漢明碼。同時(shí)，由于碼率k/n=(n-r)/n=1-r/n，故當(dāng)n很大和r很小時(shí)，碼率接近1，可見：漢明碼是一種高效碼。2.2校正子（伴隨式）s校正子與錯(cuò)碼位置的關(guān)系，如表2所示s1s2s3錯(cuò)碼位置s1s2s3錯(cuò)碼位置001a0101a4010a1110a5100a2111a6011a3000無(wú)錯(cuò)

8、 表2 校正子與錯(cuò)碼位置由上表可知：當(dāng)s=001時(shí)，則出錯(cuò)在0位；當(dāng)s=010時(shí)，則出錯(cuò)在1位；當(dāng)s=100時(shí)，則出錯(cuò)在2位；當(dāng)s=011時(shí)，則出錯(cuò)在3位；當(dāng)s=101時(shí)，則出錯(cuò)在4位；當(dāng)s=110時(shí)，則出錯(cuò)在5位；當(dāng)s=111時(shí)，則出錯(cuò)在6位；當(dāng)s=000時(shí)，則無(wú)錯(cuò)。2.3（7,4）漢明碼的編解碼器的工作原理編碼：將輸入的4位信息碼編成7位漢明碼，即加入3位監(jiān)督位。解碼：輸入7位漢明碼翻譯成4位信息碼，并且能糾正其中可能出現(xiàn)的一個(gè)錯(cuò)誤。3、 基于quartus ii的（7,4）漢明碼的編解碼器的設(shè)計(jì)的仿真實(shí)現(xiàn)3.1 仿真方案原理編碼器的設(shè)計(jì)流程圖如下： 開始 輸入信息碼a3a2a1a0 編出

9、監(jiān)督位b2b1b0 輸出（7,4）漢明碼 b6b5b4b3b2b1b0 結(jié)束(7,4)漢明碼的編碼就是將輸入的四位信息碼編成七位的漢明碼，即加入三位監(jiān)督位。 根據(jù)式a = a6 a5 a4 a3 g可知，信息碼與生成矩陣g的乘積就是編好以后 的(7,4)漢明碼，而生成矩陣g又是已知的，可以得出如下方程組 a6=a6 a5=a5 a4=a4 a3=a3 a2=a6+a5+a4 a1=a6+a5+a3 a0=a6+a4+a3 （此處+即為異或）， 就可以編出編碼程序了。解碼器的設(shè)計(jì)流程圖如下： 開始 譯碼輸入7位碼 算出校正子s2s1s0校正子s2s1s0為0？yn 糾正出錯(cuò)的位 輸出4位信息碼

10、結(jié)束解碼器算出校正子s與（7,4）漢明碼之間的關(guān)系：s2=a6+a5+a4+a2;s1=a6+a5+a3+a1;s0=a6+a4+a3+a0;(此處+為異或)3.2仿真的功能程序編碼器的主要功能程序介紹：輸入信息碼a3a2a1a0，輸出(7,4)漢明碼b6b5b4b3b2b1b0。首先，輸入信息碼a3a2a1a0，即使用以下語(yǔ)句：port(a:instd_logic_vector(3downto0);監(jiān)督位與信息碼之間的對(duì)應(yīng)關(guān)系，使用異或運(yùn)算，即：b(2)=a(3) xora(2)xora(1);b(1)=a(3)xora(2)xora(0);b(0)bb(0):= not bb(0);cbb

11、(1):= not bb(1);cbb(2):=not bb(2);cbb(3):=not bb(3);cbb(4):=not bb(4);cbb(5):=not bb(5);cbb(6):=not bb(6);c=110; 上述程序中，bb是變量，存放的是輸入7位漢明碼a6a5a4a3a2a1a0，當(dāng)s=001，時(shí)，表示a0出錯(cuò)，則只需將這一位的值取反，然后再送給輸出。a1、a2、a3、 a4、a5、a6出錯(cuò)的原理也是一樣的。最后，將沒有錯(cuò)誤的(7,4)漢明碼或已經(jīng)糾正1個(gè)錯(cuò)誤的(7,4)漢明碼輸出，這樣譯碼程序就完成了。為了方便閱讀波形，加入輸出了校正子s和錯(cuò)誤位數(shù)c。若第0位（a0）出錯(cuò)

12、，則c輸出0， 依次類推；若無(wú)錯(cuò)，則輸出7。3.3 仿真的結(jié)果與分析編碼器：建好波形文件，設(shè)置好輸入信息碼a3a2a1a0的初始值，點(diǎn)擊，進(jìn)行波形仿真,出現(xiàn)如下波形：圖3-1 編碼器的仿真波形圖解碼器：（1）、如果按照表1中的（7,4）漢明碼的全部碼組來(lái)設(shè)計(jì)輸出，此時(shí)全是正確的碼組，得出下面的仿真波形圖：圖3-2 正確的解碼器的仿真波形圖（2） 、隨便改一個(gè)錯(cuò)誤的碼，比如將正確的0000000改成0100000，此時(shí)得出以下的仿真波形圖：圖3-3 隨便改一個(gè)錯(cuò)誤的碼的仿真波形圖由上圖可知，當(dāng)輸出為0100000時(shí)，根據(jù)校正子s與錯(cuò)碼位置的關(guān)系表2可得，a5出錯(cuò)，此時(shí)校正子為110。(3)、將a

13、6低電平設(shè)置成高電平，來(lái)檢驗(yàn)校正子的錯(cuò)誤碼，其仿真波形圖如下：圖3-4 糾正一位錯(cuò)誤碼的仿真波形圖由上圖可知，a為輸出7位漢明碼，與表1不同的是，a6全部變成高電平，此時(shí)b糾正高四位的漢明碼，c為出錯(cuò)的位數(shù)，s為校正子。參考文件1 通信原理 樊昌信、曹麗娜，國(guó)防工業(yè)出版社，20122 通信系統(tǒng)實(shí)驗(yàn)與設(shè)計(jì)指導(dǎo)書 電信學(xué)院通信原理課程組3 vhdl硬件描述語(yǔ)言 辛春艷，國(guó)防工業(yè)出版社，2002體會(huì)與建議經(jīng)歷了為期1周的通信原理課程設(shè)計(jì)結(jié)束了，體會(huì)和收益頗多.這次課程設(shè)計(jì)的題目是基于quartus ii的（7,4）漢明碼的編解碼器的設(shè)計(jì)，錢老師在分布題目的時(shí)候，就說(shuō)出了這個(gè)題目的重要點(diǎn)與要注意的地方

14、。但是一開始還是有點(diǎn)手足無(wú)措，畢竟上學(xué)期的通信原理學(xué)得不是很好，還有以前的quartus軟件的vhdl語(yǔ)言也遺忘了許多，去網(wǎng)上和圖書館查閱了許多資料。終于領(lǐng)會(huì)了（7,4）漢明碼的編解碼的原理，方法和本次課程設(shè)計(jì)需要實(shí)現(xiàn)的基于vhdl的漢明碼的編解碼方案。同時(shí)，在設(shè)計(jì)的過(guò)程中，也遇到了許多問(wèn)題，比如在解碼的問(wèn)題上，因?yàn)樽兞康脑龆啵跃惋@得更加難了。但是在最后老師驗(yàn)收的時(shí)候，因?yàn)槲沂菍⒕幋a和解碼分開來(lái)設(shè)計(jì)的，而老師要求在一個(gè)程序中顯示出來(lái)。但由于時(shí)間限制，結(jié)果就沒有繼續(xù)探討。同時(shí)老師提出的加分題在糾錯(cuò)方面也沒有設(shè)計(jì)出來(lái)。希望以后可以多多改善，學(xué)習(xí)更多的知識(shí)。附錄編碼器源程序：library ie

15、ee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity bm isport(a:in std_logic_vector(3 downto 0); b:out std_logic_vector(6 downto 0);end bm;architecture one of bm isbeginb(6)=a(3);b(5)=a(2);b(4)=a(1);b(3)=a(0);b(2)=a(3) xor a(2) xor a(1);b(1)=a(3) xor a(2) xor a(0);b(0) 000 then case ss is when 001 =b