EDA課程設(shè)計(jì)基于FPGA的任意波形發(fā)生器

1、edaeda 課程設(shè)計(jì)課程設(shè)計(jì) _基于基于 fpgafpga 的任意波形發(fā)生器的任意波形發(fā)生器 學(xué)院：學(xué)院： 通信與電子工程學(xué)院通信與電子工程學(xué)院 綜合實(shí)踐綜合實(shí)踐 i 摘 要 本文主要探索了應(yīng)用 fpga 靈活可重復(fù)編程和方便在系統(tǒng)重構(gòu)的特性，以 verilog hdl 為設(shè)計(jì)語(yǔ)言，運(yùn)用 quarrtusii 軟件，將硬件功能以軟件設(shè)計(jì)來描 述，提高了產(chǎn)品的集成度，縮短開發(fā)周期。所設(shè)計(jì)的波形發(fā)生器可產(chǎn)生正弦波 （sina_wave） 、鋸齒波（swat_wave） 、矩形波（squr_wave） 、三角波 （trig_wave）四種信號(hào)，能夠?qū)崿F(xiàn)信號(hào)的轉(zhuǎn)換并且頻率可調(diào)； 關(guān)鍵字關(guān)鍵字：任意波

2、形發(fā)生器 fpga verilog hdl quartusii 綜合實(shí)踐綜合實(shí)踐 ii abstract this paper explored the application of flexible and reprogrammable fpga and convenience features in the system reconfiguration to verilog hdl design language, the hardware functions to software design to describe and improve the integration of pro

3、ducts and shorten the development cycle. waveform generator designed to produce sine wave (sina_wave), ramp (swat_wave), rectangular wave (squr_wave), triangular wave (trig_wave) four signals, to achieve signal conversion and frequency adjustable; keywords:keywords: arbitrary waveform generator fpga

4、 verilog hdl quartusii 綜合實(shí)踐綜合實(shí)踐 iii 目錄 摘摘 要要.i i abstractabstract.iiii 目錄目錄.iiiiii 第第 1 1 章章 緒論緒論 .1 1 1.1 概述 .1 1.2 任意波形發(fā)生器的功能 .1 1.3 國(guó)內(nèi)外發(fā)展現(xiàn)狀 .2 第第 2 2 章章 波形發(fā)生器的基本理論波形發(fā)生器的基本理論.4 4 2.1 fpga 簡(jiǎn)介 .4 4 2.2 verilog 語(yǔ)言簡(jiǎn)介 .4 2.2.1 verilog 語(yǔ)言概述.4 2.2.2veriloghdl 基本結(jié)構(gòu) .5 2.3 quarrtusii 概述 .6 第第 3 3 章章 方案設(shè)計(jì)方案

5、設(shè)計(jì).8 8 3.1 系統(tǒng)介紹.8 8 3.2 波形發(fā)生器各個(gè)模塊設(shè)計(jì) .9 3.2.1 wave_gen 模塊 .9 3.2.2 波形數(shù)據(jù)存儲(chǔ) rom 模塊 .9 第第 4 4 章章 波形發(fā)生器軟件仿真波形發(fā)生器軟件仿真.1111 4.1 設(shè)計(jì)平臺(tái)及仿真工具 .11 4.2 仿真過程 .11 結(jié)論結(jié)論.1414 附錄附錄.1616 綜合實(shí)踐綜合實(shí)踐 1 第 1 章 緒論 1.1 概述 波形發(fā)生器是一種常用的信號(hào)源，廣泛應(yīng)用于電子電路，自動(dòng)控制系統(tǒng)， 教學(xué)實(shí)驗(yàn)等領(lǐng)域，目前使用出現(xiàn)了大量能夠產(chǎn)生多種波形且性能穩(wěn)定的任 意波形發(fā)生器，但大多數(shù)方案都是基于串行或并行總線進(jìn)行數(shù)據(jù)的傳輸， 這種方案雖然

6、成本較低，但系統(tǒng)的實(shí)時(shí)性較差，難以滿足復(fù)雜波形的大數(shù) 據(jù)量的傳輸要求。我們?cè)O(shè)計(jì)了一種基于 fpga 芯片的任意波形發(fā)生器，充 分利用了 fpga 強(qiáng)大的邏輯功能，實(shí)現(xiàn)了利用單片 fpga 芯片控制整個(gè)系 統(tǒng)的方案。 1.2 任意波形發(fā)生器的功能 任意波形發(fā)生器既具有其他信號(hào)源的信號(hào)生成能力，又可以通過各種編輯 手段生成任意的波形采樣數(shù)據(jù)，方便地合成其他信號(hào)源所不能生成的任意波形， 從而滿足測(cè)試和仿真實(shí)驗(yàn)的要求。任意波形發(fā)生器的主要功能包括： （1）函數(shù)發(fā)生功能 基礎(chǔ)實(shí)驗(yàn)中，為了驗(yàn)證電路功能、穩(wěn)定性和可靠性，需要給它施加理想 波形，任意波形發(fā)生器能替代函數(shù)發(fā)生器提供正弦波、方波、三角波、鋸齒波

7、等波形，還具有各種調(diào)制和掃頻能力。利用任意波形發(fā)生器的這一基礎(chǔ)功能就 能滿足一般實(shí)驗(yàn)的信號(hào)需求。 （2）任意波形生成 運(yùn)行在實(shí)際電子環(huán)境中的設(shè)備，由于各種干擾的存在以及環(huán)境的變化，實(shí)際 電路中往往存在各種信號(hào)缺陷和瞬變信號(hào)，例如過脈沖、尖峰、阻尼瞬變、頻 率突變等。任意波形發(fā)生器可以模擬這些特殊信號(hào)，以測(cè)試系統(tǒng)的實(shí)際性能。 （3）信號(hào)還原功能 在一些軍事、航空等領(lǐng)域，有些電路運(yùn)行環(huán)境很難估計(jì)，在設(shè)計(jì)完成之后， 在現(xiàn)實(shí)環(huán)境中還需要更進(jìn)一步的實(shí)驗(yàn)驗(yàn)證，而有些實(shí)驗(yàn)的成本很高或者風(fēng)險(xiǎn)性 很大（如飛機(jī)試飛時(shí)發(fā)動(dòng)機(jī)的運(yùn)行情況） ，人們不可能重復(fù)作實(shí)驗(yàn)來判斷所設(shè)計(jì) 綜合實(shí)踐綜合實(shí)踐 2 產(chǎn)品的可行性和穩(wěn)定性

8、。此時(shí)，可以利用任意波形發(fā)生器的信號(hào)還原功能。在 做一些高耗費(fèi)、高風(fēng)險(xiǎn)實(shí)驗(yàn)時(shí)，可以通過數(shù)字示波器把實(shí)際中用到的實(shí)際波形 記錄下來，再通過計(jì)算機(jī)接口下載到任意波形發(fā)生器，通過任意波形發(fā)生器還 原實(shí)驗(yàn)中的實(shí)際波形并加到設(shè)計(jì)電路中，做進(jìn)一步的實(shí)驗(yàn)驗(yàn)證工作。 1.3 國(guó)內(nèi)外發(fā)展現(xiàn)狀 采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器的任意波形發(fā)生器在一段時(shí)期內(nèi)曾 得到廣泛的應(yīng)用，其取樣時(shí)鐘頻率較高且可調(diào)節(jié)，但其對(duì)硬件要求比較高，需 要高性能的鎖相環(huán)和截止頻率可調(diào)的低通濾波器（或者多個(gè)低通濾波器） ，且頻 率分辨率低，頻率切換速度較慢，已經(jīng)逐步退出市場(chǎng)。 目前市場(chǎng)上的任意波形發(fā)生器主要采用直接數(shù)字合成（direct d

9、igital synthesuzer，dds）技術(shù)，這種波形發(fā)生器不僅可以產(chǎn)生可變頻的載頻信號(hào)、 各種調(diào)制信號(hào)，同時(shí)還能和計(jì)算機(jī)配合產(chǎn)生用戶自定義的有限帶寬的任意信號(hào)， 可以為多種領(lǐng)域的測(cè)試提供寬帶寬、高分辨率的測(cè)試信號(hào)1。 任意波形發(fā)生器發(fā)展到今天，從產(chǎn)品結(jié)構(gòu)形式來劃分，主要包含三種： （1）獨(dú)立儀器結(jié)構(gòu)形式 獨(dú)立儀器結(jié)構(gòu)形式是把任意波形發(fā)生器設(shè)計(jì)成單臺(tái)儀器的形式，其優(yōu) 點(diǎn)是精度高，可獨(dú)立工作。 （2）pc 總線式 pc（personal computer）總線式是將任意波形發(fā)生器板卡直接插在 pc 機(jī) 的總線擴(kuò)展槽或通過外部接口連接到 pc 總線上，利用 pc 機(jī)來控制任意波形發(fā) 生器的工

10、作狀態(tài)，其優(yōu)點(diǎn)是可以充分利用 pc 機(jī)的軟硬件資源，在波形數(shù)據(jù)處理、 波形參數(shù)修改方面，計(jì)算機(jī)有明顯的優(yōu)勢(shì)。 （3）vxi 模塊式 vxi 模塊是一種新型的模塊化儀器，它必須插在 vxi 總線機(jī)箱上才能使用， vxi 總線機(jī)箱通過 gpib 或者 rs-232c 等接口與計(jì)算機(jī)相連，vxi 模塊儀器對(duì)組 成自動(dòng)測(cè)試系統(tǒng)特別有用，各個(gè)公司的 vxi 卡式儀器模塊可以自由組合使用。 從發(fā)展?fàn)顩r來看，國(guó)外任意波形發(fā)生器的研制及生產(chǎn)技術(shù)已經(jīng)較為成熟。 以安捷倫（agilent）和泰克（tektronix）為代表的國(guó)際電子測(cè)量?jī)x器公司在 此領(lǐng)域進(jìn)行了卓有成效的研究和開發(fā)，其產(chǎn)品無論在技術(shù)上還是市場(chǎng)占有率

11、方 面在國(guó)際上都享有盛譽(yù)，但其價(jià)格也是相當(dāng)昂貴，高端型號(hào)每臺(tái)價(jià)格都在幾萬 美金左右，低端的也要幾萬人民幣。tektronix 公司的獨(dú)立結(jié)構(gòu)任意波形發(fā)生 器 afg3000 系列功能完善，人機(jī)界面友好，操作方便，可以以多種方式連接到 pc 機(jī)上，其最高采樣率能達(dá)到 2gs/s，輸出信號(hào)最高頻率為 240mhz，任意波頻 綜合實(shí)踐綜合實(shí)踐 3 率 50mhz，并配備的強(qiáng)大的波形編輯軟件 arbexpress，用戶可以方面地創(chuàng)建和 編輯自己的波形。agilent 公司的 pxi 模塊任意波形發(fā)生器采樣率已經(jīng)能達(dá)到 1.25gs/s，最高輸出頻率 500mhz。我國(guó)研制任意波形發(fā)生器是從上世紀(jì) 90

12、 年 代開始的，近年來有一批本土廠商奮起直追，并取得了可喜的成果。例如南京 盛普科技電子有限公司的 spf120 型信號(hào)發(fā)生器的主波輸出頻率達(dá)到了 120mhz，任意波最高頻率為 100khz；北京普源精電科技有限公司（rigol）生 產(chǎn)的 dg1000/2000/3000 系列任意波形發(fā)生器，在性能上已經(jīng)大略相當(dāng)于國(guó)外中 低端產(chǎn)品。 以 fpga 自身資源為基礎(chǔ)，制作一個(gè)簡(jiǎn)易綜合電子實(shí)驗(yàn)儀，具有信號(hào)源、測(cè) 量?jī)x表等功能。 綜合實(shí)踐綜合實(shí)踐 4 第 2 章波形發(fā)生器的基本理論 2.1 fpga 簡(jiǎn)介 fpga 由可編程邏輯單元陣列、布線資源和可編程的io 單元陣列構(gòu)成， 一個(gè) fpga 包含豐

13、富的邏輯門、寄存器和 io 資源。一片 fpga 芯片就可以 實(shí)現(xiàn)數(shù)百片甚至更多個(gè)標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。 fpga 的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和io 單元都可以由 用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。其速度快，功耗低， 通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。使用fpga 還可以實(shí)現(xiàn)動(dòng)態(tài)配置、 在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運(yùn)行的不同時(shí)刻，按需要改變電路的功能，使系 統(tǒng)具備多種空間相關(guān)或時(shí)間相關(guān)的任務(wù)）及硬件軟化、軟件硬化等功能。 鑒于高頻疲勞試驗(yàn)機(jī)控制器控制規(guī)模比較大，功能復(fù)雜，故我們?cè)谘兄七^ 程中，在傳統(tǒng)試驗(yàn)機(jī)控制器的基礎(chǔ)上，通過fpga 技術(shù)及微機(jī)技術(shù)兩者的結(jié) 合

14、，來全面提升控制器系統(tǒng)的性能，使整機(jī)的工作效率、控制精度和電氣系 統(tǒng)可靠性得到了提高，且操作方便而又不乏技術(shù)的先進(jìn)性。 2.2 verilog 語(yǔ)言簡(jiǎn)介 2.2.1 verilog 語(yǔ)言概述 verilog hdl 是一種硬件描述語(yǔ)言 (hardware description language)，為 了制作數(shù)字電路而用來描述 asics 和 fpga 的設(shè)計(jì)之用 2。verilog hdl 可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行 數(shù)字系統(tǒng)的邏輯綜合，仿 真驗(yàn)證和時(shí)序分析 ，verilog hdl 進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性這 使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及

15、工藝實(shí)現(xiàn)的 具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際 電路 verilog 是由 en:gateway design automation 公司于大約 1984 年開始發(fā) 展。gateway design automation 公司后來被 cadence design systems 于 1990 年所購(gòu)并?，F(xiàn)在 cadence 對(duì)于 gateway 公司的 verilog 和 綜合實(shí)踐綜合實(shí)踐 5 verilog-xl 模擬器擁有全部的財(cái)產(chǎn)權(quán)。 2.2.2veriloghdl 基本結(jié)構(gòu) （1）基本邏輯門，例如 and 、or 和 nand 等都內(nèi)置在語(yǔ)言中。 （2）

16、 用戶定義原語(yǔ)（ udp ）創(chuàng)建的靈活性。用戶定義的原語(yǔ)既可以是 組合邏輯 原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。 （3）開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語(yǔ)言中。 （4）提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì) 的時(shí)序檢查。 （5） 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。這些方式包括： 行為 描述方式 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 使用連續(xù)賦值語(yǔ)句方式建 模；結(jié)構(gòu)化方式 使用門和模塊實(shí)例語(yǔ)句描述建模。 * verilog hdl 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線 網(wǎng)類型表 示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 *

17、 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 * 設(shè)計(jì)的規(guī)模可以是任意的；語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大小）施加任何限制。 * verilog hdl 不再是某些公司的專有語(yǔ)言而是 ieee 標(biāo)準(zhǔn)。 * 人和機(jī)器都可閱讀 verilog 語(yǔ)言，因此它可作為 eda 的工具和設(shè)計(jì)者 之間的交 互語(yǔ)言。 * verilog hdl 語(yǔ)言的描述能力能夠通過使用編程語(yǔ)言接口（ pli ）機(jī)制 進(jìn)一步擴(kuò)展。 pli 是允許外部函數(shù)訪問 verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模 擬器交互的例 程集合。 * 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ rtl ）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)

18、。 * 能夠使用內(nèi)置開關(guān)級(jí)原語(yǔ)在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 綜合實(shí)踐綜合實(shí)踐 6 * 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值 的指定。 * verilog hdl 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的 值能夠被監(jiān)控 和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下， 打印報(bào)告消息。 * 在行為級(jí)描述中， verilog hdl 不僅能夠在 rtl 級(jí)上進(jìn)行設(shè)計(jì)描述， 而且能夠在體 系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 * 能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 * verilog hdl 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在

19、 不同設(shè)計(jì)層次 上建模。 * verilog hdl 還具有內(nèi)置邏輯函數(shù)，例如 output8:0address; /輸出控制 rom 的地址 inputinclk; /系統(tǒng)始終，時(shí)間應(yīng)該保證 d/a 能轉(zhuǎn)換完畢 input1:0select; /波形選擇，具體值代表的波形見下面定義 input3:0freq; /控制輸出波形的頻率 reg7:0qout; reg8:0address; reg7:0k,m; parametersina_wave=2b00,swat_wave=2b01, squr_wave=2b10,trig_wave=2b11; always (posedge inclk)

20、begin case(select) sina_wave:begin if(select=1) address=128; if(select=2) address=256; if(select=3) address=127) address=0; else address=address+1; end else begin k=127/freq; m=m) address=0; else address=address+freq; end end swat_wave:begin if(select=0) address=0; if(select=2) address=256; if(select=3) address=384; if