DDR3布局布線規(guī)則與實例

1、-作者xxxx-日期xxxxDDR3布局布線規(guī)則與實例【精品文檔】 DDR3 布局布線 譯自 飛思卡爾官方文檔 Hardware Development Guide for i.MX 6Quad, 6Dual, 6DualLite, 6Solo Families of Applications Processors IMX6 Serial Layout Recommendations 目錄 1.DDR 原理性連接框圖32.DDR 布局布線規(guī)則43.DDR 布線細節(jié)6數據線的交換6DDR3（64bits）T 型拓撲介紹6DDR3（64bits）Flyby 型拓撲介紹62GB DDR 布局布線建議

2、64GB DDR 布局布線建議74.DDR 布局布線實例84 片 DDR T 型拓撲實例98 片 DDR Flyby 型拓撲實例135.高速信號布線建議206.地平面設計建議207.DDR POWER 布線建議238.參考259.聲明25 1. DDR 原理性連接框圖 圖 1、圖 2 為 與 DDR 連接框圖，連接示意一目了然。 圖 1 DDR3 與 連接示意圖 圖 2 LPDDR2 與 連接示意圖 2. DDR 布局布線規(guī)則 DDR3 在布線中十分重要，它必須考慮阻抗匹配問題，通常單端為 50，差分 100。 圖 3 給出了 DDR 及其去耦電容的最終布局，其中左圖是頂層布局，右圖為底層布局

3、，共計 4 片 DDR3 芯片，頂層、底層各兩片。DDR 應該盡量靠近 CPU，這樣可以減小寄生參數和傳播延時。 圖 3 DDR 和去耦電容的布局 DDR3 的有兩種布線形式：一種是所有信號線等長，另一種是以字節(jié)為單位分組等長。 所有信號線等長布線，該種布線方式在信號完整性上是最理想的，在設置約束規(guī)則上是簡單的，但由于布線空間，使得這種方法耗時費力，甚至設計無法實現，在此只是提及一下，并不推薦使用該種方法。各信號線布線長度要求如表 1 所示。 表 1 所有信號線等長的布線方式 以字節(jié)為單位分組等長布線，該種布線方式以“小組”為單位作等長處理，實際工程當中等長處理容易實現，但是這種方式約束規(guī)則較

4、為復雜，畢竟每“小組”都需要一個約束規(guī)則。表 2 給出了以字節(jié)為單位分組等長布線要求。 表 2 以字節(jié)為單位分組等長 1. Clock(min): Clock 的最短長度，因為它有一個5mil 的容差 最后，還有一個需要注意的是阻抗匹配問題，推薦單端 50，差分 100。 3. DDR 布線細節(jié) i.MX6 DDR 的布線，可以將所有信號分成 3 組：數據線組、地址線組和控制線組，每組各自設置自己的布線規(guī)則，但同時也要考慮組與組之間的規(guī)則。 3.1 數據線的交換 在 DDR3 的布線中，可以根據實際情況交換數據線的線序，但必須保證是以字節(jié)為單位（數據 07 間是允許交換線序，跨字節(jié)是不允許的）

5、，這樣可以簡化設計。 布線盡量簡短，減少過孔數量。 布線時避免改變走線參考層面。 數據線線序，推薦 D0、D8、D16、D24、D32、D40、D48、D56 不要改變，其它的數據線可以在字節(jié)內自由調換（see the “Write Leveling” section in JESD793E）。 DQS 和 DQM 不能調換，必須在相應通道。 3.2 DDR3（64bits）T 型拓撲介紹 當設計采用 T 型拓撲結構，請確認以下信息。 布線規(guī)則見上文表 2。 終端電阻可以省略。 布線長度的控制。 DDR 數量限制在 4 片以下。 3.3 DDR3（64bits）Flyby 型拓撲介紹 當采用

6、Flyby 的拓撲結構時，在設計中請注意以下事項。 DDR 控制器集成了地址鏡像功能。 終端電阻不可以省略。 3.4 2GBDDR 布局布線建議 4 片 DDR 共計 2GB 內存。 保證 T 型拓撲的對稱性。 減少過孔，避免多次換層。 禁止分割走線下的參考層。 圖 4 是 T 型拓撲的結構框圖，在 i.MX6 設計中，ADDR/CMD/CTRL 信號會用到這種拓撲結構。 圖 4ADDR/CMD/CTRL 信號拓撲結構 圖 5 給出了 DDR 各數據線（64bits）的布線結構圖，它是點對點的布線方式，以字節(jié)為單位，具體布線約束見上文表 2。 圖 5 點對點的數據線布線結構示圖 3.5 4GB

7、 DDR 布局布線建議 在 i.MX6 設計中，當選用 4GB DDR（8 片 DDR）設計時，建議使用 CS1:0兩個片選信號，每個片選信號各控制 2GB DDR（各控制 4 片 DDR）。當采用這種結構時，終端匹配電阻是不可或缺的。各信號組的拓撲結構如圖 6/7/8/9 所示。 圖 6 ADDR/CMD 信號拓撲 圖 7 CTRL 控制信號拓撲 圖 8 數據線拓撲 圖 9 時鐘線拓撲 4. DDR 布局布線實例 本節(jié)列出了 2 種布局布線方式，截圖均出自官方 EVM 板。 4.1 4 片DDR T 型拓撲實例 該例用了 4 片 DDR3，共計 2GB 內存，采用 T 型拓撲結構。具體說明見

8、下文表 3 和圖 10 / 11 / 12。 表 3 顏色對照表 圖 10 DDR3 頂層布線 圖 11 DDR3 內層布線 圖 12 DDR3 底層布線 表 4 寫出了 byte0 和 byte1 的走線長度。當然，在該例中，clock 信號長 2000mil。 表 4 部分信號線布線長度 4.2 8 片DDR Flyby 型拓撲實例 本實例采用了flyby的拓撲結構，8 片 DDR3，共計 4GB 內存。詳情見上文顏色對照表 4和下文圖 13 / 14 / 15 / 16 / 17 / 18。 圖 13 頂層 DDR3 走線 圖 14 內層 L3 DDR3 走線 圖 15 內層 L4 DD

9、R3 走線 圖 16 內層 L11 DDR3 走線 圖 17 內層 L12 DDR3 走線 圖 18 底層 DDR3 走線 表 5 羅列了在本設計中部分走線長度，具體如下。 表 5 DDR3 部分信號線長度 5. 高速信號布線建議 在高速信號的布線中要特別注意信號總線的相對延遲和阻抗控制等問題，這些都能保證信號的時序和減小信號的畸變。幾點建議如下所示。 高速信號線應避免跨越平面層的分割溝壕，保證走線下的平面層是完整的。 避免過孔等隔斷平面層。 晶振、重要元器件、關鍵走線最好參考到地平面。 Clock 和 Strobe 布線時不要隨意換層，且與其他信號線的間距應大于該信號線相對于參考層的 2.5

10、 倍，以減少串擾。 注意數據線、地址線、時鐘線等信號線的相對延遲，一般時鐘線會略長于其他走線，以保證在時鐘信號到來時數據信號或地址信號必須準備妥當。 6. 地平面設計建議 一個好的地平面設計是保證地平面的完整性，這個平面的完整性是保證信號回流的連續(xù)性和信號回流的簡短性。具體設計請參看圖 19 / 20（不合理設計），圖 21 / 22（合理設計）。 圖 19 平面層不合理設計 1 圖 20 平面層不合理設計 2 圖 21 平面層合理設計 1 圖 22 平面層不合理設計 2 7. DDR POWER 布線建議 VREF 布線建議羅列如下： 去耦電容到目標引腳的走線保證 30mil（含 30mil

11、）以上。 VREF 網絡與其他網絡的的距離應保證 25mil 以上。 如果有條件進行包地處理。 盡量多的應用去耦電容，例如 ，并且盡量靠近 CPU 或 DDR 的 VREF 引腳。 VREF 源端放置一個 1.0uF 電容，CPU 和 DDR 間折中放置一個 1.0uF 電容。 VTT（DDR_VTT）布線建議羅列如下，圖 23 / 24 / 25 是 VTT 原理圖： 在總線末端放置終端電阻，在電阻末端布 VTT 電源線。 VTT 走線（最好用局部電源銅皮）要做夠寬，保證載流能力。 VTT 電源芯片盡量靠近終端電阻，減小回路消耗。 每四個信號間方式 1 個或 2 個 0.1uF 去耦電容，減小對 VTT 的干擾。 VTT 電源走線（或銅皮）處應放置 1022uF 的大電容，且保證 2 個以上。 圖 23DDR_VTT 終端電阻及去耦