EDA考試題目+答案

1、中變量與信號(hào)的主要區(qū)別一、變量是一個(gè)局部疑，只能在進(jìn)程和子程序，無延時(shí)，立即發(fā)生，主要作用是在進(jìn)程中作 為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。二、信號(hào)是一個(gè)全局量，有延時(shí)，進(jìn)程只對(duì)信號(hào)敏感，不對(duì)變量敏感比較對(duì)象信號(hào)SIGNAL變量 VARIABLE基本用法用于作為電路中的信號(hào)連線用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元與Verilog對(duì)比信號(hào)賦值類似于非阻塞式賦值變疑賦值類似于陽塞式賦值適用范圍在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都適用只能在所左義的進(jìn)程中使用行為特性在進(jìn)程最后才對(duì)信號(hào)賦值，有延時(shí)立即賦值，無延時(shí)從VHDL語句功能和行為仿真來看，信號(hào)與變量的差異主要表現(xiàn)在接受信息的方式和信息保 持與傳遞的區(qū)域大小上。（1）如：信號(hào)

2、可以設(shè)置傳輸延遲量，而變量則不能：（2）如：信號(hào)可作為模塊間的信息載體，如在結(jié)構(gòu)體中個(gè)進(jìn)程間傳遞信息：變量只能作為 局部的信息載體，如只能在所定義的進(jìn)程中有效。（3）變量的設(shè)置有時(shí)只是一種過渡，最后的信息傳輸和界而間的通信都是靠信號(hào)來完成綜 合后的信號(hào)將對(duì)應(yīng)更多的硬件結(jié)構(gòu)。、FPGA、EDA、ISP 的含義ASIC：專用集成電路 FPGA：可編程邏輯器件EDA：電子設(shè)計(jì)自動(dòng)化 ISP：因特網(wǎng)服務(wù)提供商3.常用的庫的名稱（IEEE STD WORK VITAL）5. 進(jìn)程語句的特點(diǎn)（1）進(jìn)程與進(jìn)程，或其它并行語句之間的并行性，體現(xiàn)硬件電路并行運(yùn)行特征。（2）進(jìn)程內(nèi)部的順序語句具有順序與并行雙重性

3、。順序行為體現(xiàn)硬件的邏輯功能，并行行 為體現(xiàn)硬件特征。進(jìn)程內(nèi)部使用順序語句，對(duì)一個(gè)系統(tǒng)進(jìn)行算法、行為和邏輯功能進(jìn)行描述，可以具 有高抽象性的特點(diǎn)，可以與具體的硬件沒有關(guān)聯(lián)。這種順序僅是指語句執(zhí)行上的順序（針對(duì)于HDL的行為仿真），并不意味著PROCESS 語句在綜合后所對(duì)應(yīng)的硬件邏輯行為也同樣具有順序性。VHDL程序無法進(jìn)行諸如軟件語言那樣的“單步”調(diào)試，因?yàn)檎麄€(gè)程序是一個(gè)整體, 不能割裂每一句，只能通過仿真波形來了解程序的問題。（3）進(jìn)程有啟動(dòng)與掛起兩種狀態(tài)。（4）進(jìn)程與進(jìn)程，或其它并行語句之間通過信號(hào)交流。（5）時(shí)序電路必須由進(jìn)程中的順序語句描述，而此順序語句必須由不完整的條件語句構(gòu)成。

4、推薦在一個(gè)進(jìn)程中只描述針對(duì)同一時(shí)鐘的同步時(shí)序邏輯，而異步時(shí)序邏輯或多時(shí)鐘邏借必須 由多個(gè)進(jìn)程來表達(dá)。6. 實(shí)體定義時(shí)端口方向OUT與BUFFER有何不同OUT：輸出端口。泄義的通道為單向輸岀（寫）模式，即通過此端口只能將實(shí)體內(nèi)的數(shù)據(jù)流 向外部。BUFFER：緩沖端口。其功能與INOUT類似，區(qū)別在于當(dāng)需要輸入數(shù)據(jù)時(shí)，只允許內(nèi)部回讀 輸出的信號(hào)，即允許反饋。如：在計(jì)數(shù)器的設(shè)計(jì)中，將計(jì)數(shù)器輸出的訃數(shù)信號(hào)回讀，作為下一次計(jì)數(shù)的初值。與OUT模式相比，BUFFER回讀信號(hào)不是由外部輸入的，而是由內(nèi)部產(chǎn)生、向外輸出信號(hào)。 即OUT結(jié)構(gòu)體內(nèi)部不能再使用，BUFFER結(jié)構(gòu)體內(nèi)部可再使用。半加器的完整VHDL

5、描述ENTITY halfadder IS PORT (x,y : IN BIT;s: OUT BIT;c: OUT BIT);END ENTITY halCadder;ARCHITECTURE dataflow OF halfadderISBEGINs = x XOR y; c = x AND y;END ARCHITECTURE dataflow;改錯(cuò)1 PROCESSEND PROCESS;BEGINWITH s SELECT youtselsel=/,110,/; END CASE;4 什么是函數(shù)的重載舉例說明。VHDL允許以相同 的函數(shù)名泄義函 數(shù)，但要求函數(shù)中 左義的操作數(shù)具 有不

6、同的數(shù)據(jù)類 型，以便調(diào)用時(shí)用 以分辨不同功能 的同需函數(shù)，以此 立義的函數(shù)稱為 重載函數(shù)LIBRARY IEEE;USE ;PACKAGE packexp ISFUNCTION max( a,b : IN STD_LOGIC_VECTOR)RETURN STD_LOGIC_VECTOR :FUNCTION max( a,b : IN BIT_VECTOR)RETURN BIT_VECTOR :FUNCTION max( a,b : IN INTEGER)RETURN INTEGER :END：型狀態(tài)機(jī)與Mealy型狀態(tài)機(jī)有何區(qū)別從輸出時(shí)序上看，前者屬于同步輸出狀態(tài)機(jī)，而后者屬于異步輸出狀態(tài)機(jī)。

7、Moore型狀態(tài)機(jī)的輸出僅為當(dāng)前狀態(tài)的函數(shù)，這類狀態(tài)機(jī)在輸入發(fā)生變化時(shí)還必須 等待時(shí)鐘的到來，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化后才導(dǎo)致輸出的變化，所以比Mealy機(jī)要多等待一 個(gè)時(shí)鐘周期。Mealy型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化 后立即發(fā)生，不依賴時(shí)鐘的同步。編程:3-8譯碼器8位移位寄存器LIBRARY IEEE;LIBRARY IEEE;USE dec38 ISUSE shift ISPORT(sel: IN STD_L0GIC_VECT0R(2 DOWNTOPORT (dk,load:IN STD_LOGIC;0);din:INSTD_LOGIC_VECTOR(7e

8、n: IN STD_LOGIC;DOWNTO 0);y:OUTSTD_L0GIC_VECT0R(7dout: OUT STD_LOGIC_VECTOR(7DOWNTO 0);DOWNTO 0);END dec38;qb: OUTSTD_LOGIC);ARCHITECTURE rtl OF dec38 ISEND shift;BEGINARCHITECTURE behav OF shift ISPROCESS(sel,en)SIGNAL reg8: STD_LOGIC_VECTOR(7 DOWNTOBEGIN0)；IF(en=,l,) THENBEGINy,Ol);PROCESS(clkJoad

9、)y(CONVJNTEGER(sel)=,l,;BEGINEND IF;IF clkEVENT AND elk二T THENEND PROCESS;IF load=,l, THEN reg8=din;END rtl;ELSE reg8(6 DOWNTO 0)=reg&7 DOWNTO 1);END IF;END IF;END PROCESS;qb=reg80); doutO);ELSIF CLKEVENT AND CLKl1 THENIF EN =r THENIF(LOAD 二 O)THENQ:=DATA;ELSEIFQO); END IF;END IF;END IF;END IF;IFQ二

10、30 THENCOUT=,1,;ELSECOUT =*0;END IF;DOUT = Q;END PROCESS;END behav;USEENTITY parity_check ISPORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);y:OUTSTD_LOGIC);END parity_check;ARCHITECTURE arch OF parity_check ISBEGINPROCESS(a)VARIABLE temp:STD_LOGIC;BEGINtemp-O1;FOR i IN OTO 7 LOOPtemp:=temp XOR a(i);END LOO

11、P;y comb-outputs=,0,END ENTITY smachine；IF k = 0* THEN next_state=stO；ARCHITECTURE behv OF sjnachine ISELSE next_state comb_outputs= O;BEGINIF statejnputs = *0* THEN next_state=st2；REG: PROCESS (reset,elk)BEGINELSE next_state=stO；IF reset = T THEN current_state comb_outputs= T;ELSIF clk=,l, AND clkT

12、VENT THENIF statejnputs = *0* THEN next_state = st2;currentstate = next_state；ELSE nextstate = stO；END IF;END IF;END case；END PROCESS;END behv；:4位二進(jìn)制加法計(jì)數(shù)器JKLIBRARY IEEE;LIBRARY IEEE;USE cnt4 ISUSE jkffl ISPORT (elk: IN STD_LOGIC;PORT(dk,j,k: IN STD_LOGIC;P: INOUT STD_LOGIC_VECTOR (3 DOWNTO 0);q,qn:

13、BUFFER STD_LOGIC);ENDcnt4;END jkffl;ARCHITECTURE behv OF cnt4 ISARCHITECTURE hav OF jkffl ISBEGINBEGINPROCESS (elk)PROCESS(clkj,k)BEGINVARIABLE D : stdogic；IF cH AND elk乍VENT THENBEGINP=CONV_STD_LOGIC_VECTOR(CONVNTEGER(P)+1.IF (clkvent AND elkTHEN4)；IF (j=,l, AND k=,0,) THENEND IFDuT;END PROCESS;ELS

14、IF (j=,0, ANDk) THENEND behv；（利用IF多選擇語句自頂向下的優(yōu)先特性。D：;LIBRARY IEEE;ELSIF (jO* AND kO1) THENUSE priority83 ISD：= D;PORT (yObY2理3理4川5理67: IN STD_LOGIC;ELSEvec: OUT STD_LOGIC_VECTOR (2 DOWNTOD：= NOT D;0);END IF;END priority83;END IF;ARCHITECTURE behavior OF priority83 ISq = D; qn = NOT D;BEGINEND PROCESS;PROCESS(yO,yby2,y3,y4“5,y6，Y7)END hav；（T面門電路）BEGINLIBRARY IEEE;IF (y7=,r)THENvec=,lll,；USE gate ISELSIF (y6=T) THEN veHO11;ELSIF (y5=i) THEN vec=u101M;PORT (a,b :IN STD_LOGIC;ELSIF (y4二T) THEN vec=H100K;yandyoGynandnoGynotyxor)；ELSIF (y3=i) THEN vec=,011M;END gate；ELSIF (丫2二T) TH