集成電路分析與設(shè)計課程設(shè)計

1、一目的與任務(wù)4二設(shè)計題目及要求42.1器件名稱42.2 要求的電路性能指標(biāo)42.3 設(shè)計內(nèi)容4三、74hc139芯片介紹4四、電路設(shè)計64.1 工藝與設(shè)計規(guī)則和模型的選取64.2輸出級電路設(shè)計74.2.1 輸出級 n管（w/l）n的計算74.2.2輸出級 p管（w/l）p的計算84.3內(nèi)部基本反相器中的各mos尺寸的計算94.4內(nèi)部邏輯門mos尺寸的計算124.5輸入級設(shè)計124.6緩沖級的設(shè)計134.6.1輸入緩沖級134.6.2輸出緩沖級144.7輸入保護(hù)電路設(shè)計154.8 各級n管和p管的尺寸匯總16五、功耗與延遲估算175.1模型簡化175.2功耗估算185.3延遲估算19六、電路模擬

2、206.1直流分析216.2 瞬態(tài)分析216.3 功耗分析22七、版圖設(shè)計227.1 各模塊版圖設(shè)計227.1.1輸入級版圖227.1.2 輸入緩沖級版圖237.1.3 三輸入與非門版圖237.1.4 輸出級版圖247.1.5調(diào)用含有保護(hù)電路的pad元件247.2 總版圖257.3 電路網(wǎng)表匹配（lvs）檢查267.4版圖數(shù)據(jù)提交30八、心得體會32九、參考文獻(xiàn)32一目的與任務(wù)本課程設(shè)計是集成電路分析與設(shè)計基礎(chǔ)的實踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計基礎(chǔ)上，訓(xùn)練綜合運(yùn)用已掌握的知識，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片的系統(tǒng)設(shè)計電路設(shè)計及模擬

3、版圖設(shè)計版圖驗證等正向設(shè)計方法二設(shè)計題目及要求2.1器件名稱含2個24譯碼器的74hc139芯片（根據(jù)要求使用工藝及規(guī)則：mosisi：mhp_ns8，自選用ml2_125.md模型）2.2 要求的電路性能指標(biāo)（1）可驅(qū)動10個lsttl電路（相當(dāng)于15pf電容負(fù)載）；（2）輸出高電平時，；（3）輸出低電平時，；（4）輸出級充放電時間，；（5）工作電源是5v，常溫工作，工作頻率，總功耗。2.3 設(shè)計內(nèi)容1.功能分析及邏輯設(shè)計；2.電路設(shè)計及器件參數(shù)計算；3.估算功耗與延時；4.電路模擬與仿真；5.版圖設(shè)計；6.版圖檢查：drc與lvs；7.后仿真(選做)；8.版圖數(shù)據(jù)提交。三、74hc139芯

4、片介紹74hc139是包含兩個2線 4線譯碼器的高速cmos數(shù)字電路集成芯片，能與ttl集成電路芯片兼容，它的管腳圖如圖1所示，其邏輯真值表如表1所示。圖1 74hc139的管腳圖表1 74hc139真值表片選輸入數(shù)據(jù)輸出csa1a0y0y1y2y300001110011011010110101111101111174hc139的邏輯表達(dá)式：，74hc139的邏輯圖如圖2所示：圖2 74hc139的邏輯圖四、電路設(shè)計4.1 工藝與設(shè)計規(guī)則和模型的選取 1.工藝與設(shè)計規(guī)則：mosis: mhp_ns8 2.模型：m12_125.md*.model nmos nmos+ level=2 ld=0.

5、0u tox=225.00e-10+ nsub=1.066e+16 vto=0.622490 kp=6.326640e-05+ gamma=.639243 phi=0.31 uo=1215.74+ uexp=4.612355e-2 ucrit=174667 delta=0.0+ vmax=177269 xj=.9u lambda=0.0+ nfs=4.55168e+12 neff=4.68830 nss=3.00e+10+ tpg=1.000 rsh=60 cgso=2.89e-10+ cgdo=2.89e-10 cj=3.27e-04 mj=1.067+ cjsw=1.74e-10 mjsw

6、=0.195.model pmos pmos+ level=2 ld=.03000u tox=225.000e-10 + nsub=6.575441e+16 vto=-0.63025 kp=2.635440e-05+ gamma=0.618101 phi=.541111 uo=361.941+ uexp=8.886957e-02 ucrit=637449 delta=0.0+ vmax=63253.3 xj=0.112799u lambda=0.0 + nfs=1.668437e+11 neff=0.64354 nss=3.00e+10+ tpg=-1.00 rsh=150 cgso=3.35

7、e-10+ cgdo=3.35e-10 cj=4.75e-04 mj=.341+ cjsw=2.23e-10 mjsw=0.3074.2輸出級電路設(shè)計據(jù)要求，輸出級等效電路如圖3所示。輸入vi為前一級的輸出，可認(rèn)為是理想的輸出，即vilvss=0v，vih=vdd=5v。圖3 輸出級等效電路4.2.1 輸出級 n管（w/l）n的計算當(dāng)輸入為高電平時，輸出為低電平，n管導(dǎo)通，后級ttl有較大的灌電流輸入，要求|iol|4ma，vol，max=0.4v，依據(jù)nmos管的理想電流方程分段表達(dá)式：根據(jù)設(shè)計要求和部分從模型讀出的參數(shù)可知：vg=5v ， vs=0v ， vd= vol，max=0.4v

8、，vto=0.622490vgs=5v， vds=0.4v ， =5v-0.622490v=4.377510v所以nmos工作在線性區(qū)tox=225.00e-10m |iol|=ids= 取相鄰整數(shù) 4.2.2輸出級 p管（w/l）p的計算當(dāng)輸入為低電平時，輸出為高電平，p管導(dǎo)通。同時要求n管和p管的充放電時間tr=tf，分別求出這兩個條件下的（w/l）p，min極限值，然后取大者。以|ioh|20a，voh，min=4.4v為條件計算（w/l）p，min極限值：用pmos管的理想電流方程分段表達(dá)式：pmos低電平導(dǎo)通，vs=5v vg=0v vd=4.4v tox=225.000e-10m

9、vto=-0.63025v uo=361.941 vgs= -5v vds= -0.6v pmos工作在線性區(qū)ids= 取相近整數(shù) 又n管和p管的充放電時間tr和tf表達(dá)式分別為： 以tr=tf為條件計算（w/l）p，min極限值。=1即 取整數(shù)值=48比較和中（w/l）p，min值，取大值者=48作為輸出級的（w/l）p值。4.3內(nèi)部基本反相器中的各mos尺寸的計算內(nèi)部基本反相器如圖4所示，它的n管和p管尺寸依據(jù)充放電時間tr和tf方程來求。關(guān)鍵點(diǎn)是先求出式中cl（即負(fù)載）。圖4 內(nèi)部反相器它的負(fù)載由以下三部分電容組成：本級漏極的pn結(jié)電容cpn；下級的柵電容cg；連線雜散電容cs。本級漏極

10、pn結(jié)電容cpn計算cpncj（wb）+cjsw(2w+2b)其中cj是每um2的結(jié)電容，cjsw是每um的周界電容，b為有源區(qū)寬度，可從設(shè)計規(guī)則獲取。如若最小孔為22，孔與多晶硅柵的最小間距為2，孔與有源區(qū)邊界的最小間距為2，則取b6,l=2,cj和cjsw可用相關(guān)公式計算，或從模型庫選取，或用經(jīng)驗數(shù)據(jù)。在此次設(shè)計中。并且在圖4中的ml2_125.md模型庫中找到：，。=0.4um總的漏極pn結(jié)電容應(yīng)是n管和p管的總和，即：cpn(cj,nwncj,pwp）bcjsw,n(2wn2b)cjsw,p(2wp2b)=(3.27e-4wn4.75e-4wp）b1.74e-10(2wn12)2.23

11、e-10(2wp12)=1.13e-9wn1.586e-9wp +1.9056e-15柵電容cg計算cgcg.ncg.p （wnwp）l 此處wn和wp為與本級漏極相連的下一級n管 和p管的柵極尺寸，近似取輸出級的wn和wp值。cg=（wnwp）l=1.534（2896）2 =6.086f此處wn和wp為與本級漏極相連的下一級n管 和p管的柵極尺寸，近似取輸出級的wn和wp值。連線雜散電容cscs一般cpncg10cs，可忽略cs作用。因此，內(nèi)部基本反相器的總負(fù)載電容cl為上述各電容計算值之和。1.13e-9wn1.586e-9wp +6.086把cl代入tr和tf的方程式，并根據(jù)tr=tf2

12、5ns的條件，設(shè)tr=tf=0.3ns代入得到 =8根據(jù)之前的計算可知所以 wp=3.29wn代入上式，求解，得到wn=3.8 wp=13因此 4.4內(nèi)部邏輯門mos尺寸的計算內(nèi)部邏輯門的電路如圖5所示。根據(jù)截止延遲時間tplh和導(dǎo)通延遲時間tphl的要求，在最壞情況下，必須保證等效n管、p管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當(dāng)于內(nèi)部基本反相器了。因此，n管的尺寸放大3倍，而p管尺寸不變，即：圖5 內(nèi)部邏輯門的電路4.5輸入級設(shè)計由于本電路是與ttl兼容，ttl的輸入電平vih可能為2.4v，如果按正常內(nèi)部反相器進(jìn)行設(shè)計，則n1、p1構(gòu)成的cmos將有較大直流功耗。故采用如

13、圖6所示的電路，通過正反饋的p2作為上提拉管，使vih較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖6 輸入級電路（1）輸入級提拉管p2的（w/l）p2計算為了節(jié)省面積，同時又能使vih較快上升，?。╳/l）p21。為了方便畫版圖，此處的w允許取6。所以（w/l）p2 =（2）輸入級p1管（w/l）p1的計算此p1管應(yīng)取內(nèi)部基本反相器的尺寸即（3）輸入級n1管（w/l）n1的計算由于要與ttl電路兼容，而ttl的輸出電平在0.42.4v之間，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：式中，0.48 解得=3.82 所以=30.3934.6緩沖級的設(shè)計4.6.1輸入緩沖級由74hc139的邏輯圖可知，在輸入級

14、中有三個信號：cs、a1、a0。其中cs經(jīng)一級輸入反相器后，形成，用去驅(qū)動4個三輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時為了用驅(qū)動，必須加入緩沖門。由于a1、a0以及各驅(qū)動內(nèi)部與非門2個，所以可以不用緩沖級。圖7 cs的緩沖級cs的緩沖級設(shè)計過程如下：cs的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖7所示。圖中m1為輸入級，m2為內(nèi)部門，m3為緩沖級驅(qū)動門。m1的p管和n管的尺寸即為上述所述的輸入級cmos反相器p1管和 n1管尺寸，m2的p管和n管的尺寸即為內(nèi)部基本反相器p1管和 n1管尺寸，m3的p管和n管的尺寸由級間比值（相鄰級中mos管寬度增加的倍數(shù)）來確定。n為扇出系數(shù)，它的定義是：在

15、本例中，前級等效反相器柵的面積為m2的p管和n管的柵面積總和，下級柵的面積為4個三輸入與非門中與cs相連的所有p管和n管的柵面積總和。n=5.8從中得出m3管尺寸為： 4.6.2輸出緩沖級由于輸出級部分要驅(qū)動ttl電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門m1，如圖8所示。將與非門m0等效為一個反相器，類似上述cs的緩沖級設(shè)計，計算出m1的p管和n管的尺寸。圖8 輸出緩沖級所以，=從中得出m1管尺寸為： 4.7輸入保護(hù)電路設(shè)計因為mos器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時，由于某種原因（如觸摸），感應(yīng)的電荷無法很快地泄放掉。而mos器件的柵氧化層極薄，這些感應(yīng)

16、的電荷使得mos器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強(qiáng)度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使mos器件失效，因此要設(shè)置保護(hù)電路。輸入保護(hù)電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖9所示的為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500m2，或用shockley方程計算。輸入保護(hù)電路的版圖可按相關(guān)的版圖設(shè)計要求自己設(shè)計，也可調(diào)用單元庫中的pad單元版圖。由于本次版圖設(shè)計中調(diào)用單元庫中的pad標(biāo)準(zhǔn)單元版圖，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計。圖9 輸入保護(hù)電路至此，完成了

17、全部器件的參數(shù)計算。4.8 各級n管和p管的尺寸匯總輸出級 n管輸出級 p管=48內(nèi)部基本反相器內(nèi)部基本反相器內(nèi)部邏輯門mos輸入級提拉管p2（w/l）p2 =1輸入級p1管輸入級n1管=31輸入緩沖級輸出緩沖級五、功耗與延遲估算在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的去路進(jìn)行估算。在74hc139電路從輸入到輸出的所有各支路中，只有cs端加入了緩沖級，其級數(shù)最多，延時與功耗最大，因此在估算74hc139芯片的延時、功耗時，就以cs支路電路圖(如圖10所示)來簡化估算。圖10 估算延時、功耗cs支路電路5.1模型簡化由于在實際工作中，四個三輸入與非門中只有一個可被選通并工作，而另三個

18、不工作，所以估算功耗時只估算上圖所示的支路即可。在cs端經(jīng)三級反相器后，與四個三輸入與非門相連，但圖10所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負(fù)載電容cl1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸入與非門的兩個輸入接高電平，只將cs端信號加在反相器上。在x點(diǎn)之前的電路，由于a0，a1，cs均為輸入級，雖然a0、a1比cs少一個反相器，作為工程估算，可以認(rèn)為三個輸入級是相同的，于是，估算功耗時對x點(diǎn)這前的部分只要計算cs這一個支路，最后將結(jié)果乘以3倍就可以了。在x點(diǎn)之后的電路功耗，則只計算一個支路。5.2功耗估算cmos電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、

19、交變功耗。由于cmos電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態(tài)功耗pt即可。按下列公式計算瞬態(tài)功耗。pt=cl總vdd2fmax其中：1.13e-9+1.586e-9+1.9056e-15+2.23e-1012 =8.36e-14 + 1.07e-13 +5.8268e-15 +2.676e-15 =7.964e-13=1.13e-9(12)1.586e-9(14)+1.9056e-15=5.65e-14+2.252e-13+7.62e-15=2.893e-13 =1.534e-3 =4.66e-13=5.89e-13=2.393e-13=7.964

20、e-13+4.66e-13+2.393e-13 )+2.893e-13+5.89e-13+1.5e-11=2.038f所以=15.287對于74hc139器件，整個芯片功耗為2pt =30.575（滿足設(shè)計要求）5.3延遲估算算出每一級等效反相器延遲時間，總的延遲時間為各級（共6級）延遲時間的總和。各級等效反相器延遲時間可用下式估算：圖011 延遲時間，上升與下降時間 =延遲估算如表所示：各級器件序號（左起）12.3096180e-114.8860616e-1021.5113877e-101.4700612e-1035.4760976e-111.5979087e-1041.2822330e-1

21、01.2471724e-1052.5425854e-102.4730624e-1062.4119836e-102.3460316e-1077.4222557e-112.8877223e-1082.2509497e-102.1894010e-1094.1637150e-094.1360321e-09表4 延遲估算計算值匯總由表4可得：，滿足設(shè)計要求。六、電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的cs支路電路圖。為了計算出功耗，在兩個電源支路分別加入一個零值電壓源vi1和vi2，電壓值為零（如圖12所示），在模擬時進(jìn)行直流掃描分析，然后就可得出功耗。圖12 電路模擬用cs支

22、路電路把此電路圖轉(zhuǎn)化為spice文件，加入電路特性分析指令和控制語句。6.1直流分析當(dāng)vcs由0.4v變化到2.4v過程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）vi。從直流分析可以看出，閾值電壓恰好等于1.4v，和設(shè)計的理想情況吻合，滿足設(shè)計要求。6.2 瞬態(tài)分析從瞬態(tài)分析波形圖中可以看出tplh=4.2ns tphl=7.3ns tr=7.88ns tf=13.66ns所以 tpd,total=5.38ns25ns所以器件延遲時間和延遲估計相近，且滿足設(shè)計要求。6.3 功耗分析由波形圖可以看出，使用ml2_125.md模型設(shè)計的74hc139的p(v21)=4.68mw p(v22)=0.0

23、mw所以 ptotal=28.08，與功耗估計的30.575mw非常接近，且滿足設(shè)計要求。七、版圖設(shè)計7.1 各模塊版圖設(shè)計7.1.1輸入級版圖7.1.2 輸入緩沖級版圖7.1.3 三輸入與非門版圖7.1.4 輸出級版圖7.1.5調(diào)用含有保護(hù)電路的pad元件pad元件版圖7.2 總版圖未加pad的74hc139整體版圖在總電路圖中調(diào)用mosisi：mhp_ns8中的ext pad單元模型，把pad中的信號端及保護(hù)電路的電源端和接地端與電路版圖的相應(yīng)端口對接好。得到包含保護(hù)電路的完整版圖：7.3 電路網(wǎng)表匹配（lvs）檢查 電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進(jìn)行元件

24、和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，lvs檢查就可以驗證版圖的正確性?？傇韴D由電路圖提取網(wǎng)表文件與電路版圖提取的網(wǎng)表文件，通過lvs進(jìn)行對比匹配。打開layout versus schematic.exe，新建.lvs文件進(jìn)行參數(shù)設(shè)置。設(shè)置完后按下進(jìn)行匹配。經(jīng)過lvs檢驗，證明版圖和原理圖完全對等，版圖設(shè)計沒有錯誤。7.4版圖數(shù)據(jù)提交將設(shè)計的版圖轉(zhuǎn)換成制造掩模用的碼流數(shù)據(jù)，用gds-ii格式。將在l-edit的界面，點(diǎn)擊fileexport mask datagds-iiexport，即可得到（.gds）以及（.log）的文件

25、。如下面列出了（.log）的內(nèi)容：gdsii export.tdb file: f:bantutotal2layout1.tdbgdsii file: f:bantutotal2layout1.gdsoption settings:do not export hidden objects: onoverwrite data type on export: oncalculate mosis checksum: offcheck for self-intersecting polygons and wires: offwrite xrefcells as links: offpreserve c

26、ase of cell names: onrestrict cell names to 32 characters.all cells are being exporteduse custom gdsii units: 1 database unit = 0.001 microns, 1 database unit = 0.001 user units.fracture polygons: offmanufacturing grid for circle and curve approximation: 0.001 lambdaall ports with port boxes will be

27、 converted to point portschecking x-ref cell links .checking gdsii numbers .checking for hidden layers and objects .warning #14: found port(s) in cell cell0 on layer ntran with no gdsii number. (action: ignored these objects) warning #14: found port(s) in cell cell0 on layer ptran with no gdsii number. (action: ignored these objects) writing actual gdsii data .completed writing actual gdsii data .summary:export completed - 0 error(s), 2 warning(s)elapsed tim