創(chuàng)新實驗】基于VHDL二進(jìn)制與十進(jìn)制之間相互轉(zhuǎn)換

1、創(chuàng)新實驗可編柱邁輯設(shè)計基礎(chǔ)實驗題目：二進(jìn)制與十進(jìn)制之間的相互轉(zhuǎn)換指導(dǎo)教師：周克峰小組成員:十進(jìn)制-二進(jìn)制轉(zhuǎn)換的編碼器是將十進(jìn)制數(shù) 0、1、2、3、4、 5、6 7、8 9等十個信號編成二進(jìn)制代碼的電路。它的輸入是 代表09這個10個數(shù)符的狀態(tài)信號，有效信號為1,輸出是響 應(yīng)的BCD碼，其特點是任何時刻只允許輸入一個有效信號。二進(jìn)制-十進(jìn)制轉(zhuǎn)換的編碼器是十-二進(jìn)制轉(zhuǎn)換的逆過程，它 的功能是將輸入的一位BCD碼譯成10個高、低電平輸出信號。 當(dāng)輸入一個BCD碼時，就會在它所表示的十進(jìn)制數(shù)的對應(yīng)輸出端 產(chǎn)生一個低電平有效信號。在本次的實驗中，主要使用開發(fā)軟件ISE和芯片Xilinx Sparta n

2、-II來實現(xiàn)二進(jìn)制與十進(jìn)制之間的相互轉(zhuǎn)換。一、概述51、PLD/FPGA 結(jié)構(gòu)與原理 51）PLD/FPGA 原理2）查找表（Look-Up-Table） 的原理與結(jié)構(gòu)2、開發(fā)軟件與芯片51）開發(fā)軟件2）芯片介紹二、算法設(shè)計原理61、十進(jìn)制二進(jìn)制的轉(zhuǎn)換2、二（BCD）十進(jìn)制的轉(zhuǎn)換三、工程開發(fā)流程7（一）工程開發(fā)流程71、設(shè)計輸入2、綜合3、實現(xiàn)4、驗證5、下載（二）實際運用過程91、設(shè)計輸入91）建立源文件2）輸入原理圖3）行為仿真2、設(shè)計實現(xiàn)151）時序仿真2）產(chǎn)生報告并修改設(shè)計3、配置或編程171）編程器件2）驗證電路3）下載四、 實驗總結(jié)20五、參考文獻(xiàn)21一、概述1、PLD/FPGA結(jié)

3、構(gòu)與原理1) PLD/FPGZ原理：PLD是可編程邏輯器件(Programable Logic Device )的簡稱，F(xiàn)PGA是現(xiàn)場 可編程門陣列(Field Programable Gate Array)的簡稱，兩者的功能基本相同， 只是實現(xiàn)原理略有不同，所以我們有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGAFPGA采用了邏輯單元陣列LCA(Logic Cell Array )這樣一個新概念，內(nèi)部 包括可配置邏輯模塊 CL(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block、和內(nèi)部連線(Interconnect、三

4、個部分。FPGA勺基本特點主要 有：采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 FPGA可做其它全定制或半定制 ASIC電路的中試樣片。FPGA內(nèi)部有豐富的觸發(fā)器和I /O引腳。FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之。FPGA采用高速CHMO工藝，功耗低，可以與 CMOBTTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需 要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROI中數(shù)

5、據(jù)讀入片內(nèi)編程 RAM中,配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能 夠反復(fù)使用。FPGA勺編程無須專用的FPGA編程器，只須用通用的EPROMPROM 編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM卩可。這樣，同一片 FPGA不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA勺使用非常靈活。2) 查找表(Look-Up-Table)的原理與結(jié)構(gòu)查找表(Look-Up-Table)簡稱為LUT, LUT本質(zhì)上就是一個 RAM 目前FPGA 中多使用4輸入的LUT,所以每一個LUT可以看成一個有4位地址線的16x1的 RAM

6、 當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGAT發(fā) 軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi) 容，然后輸出即可。2、開發(fā)軟件與芯片1) 開發(fā)軟件許多PLD公司都提供免費試用版或演示版，如：Altera公司提供的QuartusII(web版)，Xilinx 公司提供的免費軟件 ISE WebPack, Lattice 提供的isplever Base 版下載，Actel等公司也都有類似的免費軟件提供。本次實驗中，使用的軟件為Minx公司提供的ISE軟件。2) 芯片介紹FPGA

7、 的主要生產(chǎn)產(chǎn)商有 Altera、Xilinx、Actel、Lattice 等，其中 Altera 和Xilinx 主要生產(chǎn)一般用途FPGA其主要產(chǎn)品采用RAM工藝。Actel主要提供 非易失性FPGA產(chǎn)品主要基于反熔絲工藝和 FLASH工藝。Xilinx的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可 以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容 量大，性能能滿足各類高端應(yīng)用，如 Virtex系列，用戶可以根據(jù)自己實際應(yīng)用 要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。本次實驗中，使用的芯片為Xilinx公司生產(chǎn)的Spartan-ll

8、芯片，它的內(nèi)部 結(jié)構(gòu)主要包括CLBs I/O塊，RAM塊和可編程連線（未表示出）。在spartan-ll 中，一個CLB包括2個Slices,每個slices包括兩個LUT,兩個觸發(fā)器和相關(guān)邏 輯。xili nx Sparta n-ll的內(nèi)部結(jié)構(gòu)，如下圖所示：odd 口口 ctooaoD DaacrciooOLl耳 D 亡孩 i 護(hù) Sun-naryTrifiilititiiLiEoufidiF”l胡沖 Simula.ti&rt Model區(qū) OptitU皿燈皿譏TypgATail&.ble Operations are：QS 1 3 -Luxe - 13：M Ce IkaEixaHnLtM

9、smeL Suit d.BHljilfdKijnxxt Et nxEfqXcfTq CUulEPCE7C-E31? CrEat Lng Schm ic1 cc-rap Lcted auccTaf ul B ySiLcl p.ica! n T$B PsiiiDP ti hT 10 1Qwlm iLr 7ir W rU *：W|缶L?! ) qr圖5二-十進(jìn)制轉(zhuǎn)換原理圖K i li nx - KSE -匚：kX j linxl LO. 11 uhoEi百m口nuhEint t a cn |-Qae2i50-5POfi由 固品“忒心打 K：/XiliM/10.IFJl E-iKn-to-bccL u

10、cE ant obc-d2EvTSibnuleier is： doing eirtuix laicleiiifAtion ptetessi rimshed. clEcu.it. 1 nit.ia.1 cat.ion prace53j ttininjESgjTcl ShtllmFind in Filsj S ia Csiniiil* - .be:p| ttntobcl xchlT_J eh.sn(iu*II T帶門- ISE耳JferffrS 畫圖迪j立檔】-Mhax. | |A 1 rS昭 JZ：04ilop/ra | EiMif i ps-Hiion FfcraUmi 21X1 KKe LP

11、T L圖6十-二進(jìn)制轉(zhuǎn)換原理圖3）行為仿真（Behavioral Simulation ）a）先設(shè)置激勵波形：b）選擇 project new source,選擇 Test Bench waveform 源文件類型，輸入文件名如圖所示：圖 7 新建 Test Bench waveform 文件c）仿真前設(shè)置點擊確定后開始運行，進(jìn)行如圖所示的設(shè)置：圖8 仿真前設(shè)置d）進(jìn)行行為仿真-十進(jìn)制的行為仿真Jdinr - CUieVGvcr_ikitxperwnCTl!,irt,ungMn,ichur)gpdnjw - rwa.ibwD3 :硏 :章工tear盤為3JM冃a |dK V1p Prcjoct

12、 5rourd PrcctG left 些aiHr%BD0TTi悄曲-nO0Q PP5It A口 ii 匕* 聲i 冋 冋-0End Wig;iCmW naH燭3J1 Aiam芒訓(xùn)曲VI 0UjSisSmlDE述 Glieck TFGSi JCfcR fcbsucla 口龍“1 亡二亡日丨 Bo Ercor :E叮gek veriin-g rLecllBT file TFfiavf jenjei4ced.f&lv C;7lTvBnyjbyw_-Elc/ErFlMFrt/hvxniFEi.!l?P l Cbm-sL* JiBrr-na J- u-ni ri jTcl SbaSlT:nJ Js F

13、iln圖9 設(shè)置激勵波形（二-十進(jìn)制）Cuirrerrt Simulalian Time1： IODO nsl Li2Q0 n$??！300 ns1 1 1400！fi$500 nsLI l|J l L600 ns1 1 1 L7QQ nir k.t l 4itA鶯Di r/t STISy 51. criACEgfADTfl Filti Font-it tarCuirrerrt SimulaiiDn Time-: IODO ns200 ns1 1 1 1 1300 ns 丨40Q1丄lJn 專50Q nsLI IJ I IX60D iflrSi 117QQ n*Illi:30011 i!hS J

14、J9( 丄.)0 r0 30D車.311J.la2D4S31D0D機(jī)旳6畤制廚創(chuàng)13冊彩如QD2d車啪Qlill e QpraVi4H5 arDJDD圖13 仿真結(jié)果（二-十進(jìn)制）2）產(chǎn)生報告并修改設(shè)計在本次的實驗中，能夠較順利地完成時序仿真，在仿真過程中，產(chǎn)生的毛刺 很少，因此就省略了修改設(shè)計。但是，一旦在仿真時產(chǎn)生的毛刺較多，就需要修改設(shè)計以清除這些毛刺。在組合邏輯電路中，信號要經(jīng)過一系列的門電路和信號變換。 由于延遲的作 用使得當(dāng)輸入信號發(fā)生變化時，其輸出信號不能同步地跟隨輸入信號變化， 而是 經(jīng)過一段過渡時間后才能達(dá)到原先所期望的狀態(tài)。這時會產(chǎn)生小的寄生毛刺信 號，使電路產(chǎn)生瞬間的錯誤

15、輸出，造成邏輯功能的瞬時紊亂。毛刺問題在電路連線上是找不出原因的，只能從邏輯設(shè)計上采取措施加以解 決。當(dāng)電路中存在冒險現(xiàn)象是，必須設(shè)法消除它，否則會導(dǎo)致嚴(yán)重錯誤，消除冒 險現(xiàn)象通常有如下幾種方法：（1），加濾波電路，消除毛刺的影響；（2），加選通信號避開毛刺；（3），增加冗余項消除邏輯冒險。3、配置或編程1 ）編程器件FPGA設(shè)計中的約束文件有3類：用戶設(shè)計文件（.UCF文件）、網(wǎng)表約束文件 （.NCF文件）以及物理約束文件（.PCF文件），可以完成時序約束、管腳約束以 及區(qū)域約束。a）創(chuàng)建約束文件約束文件的后綴是.ucf，所以一般也被稱為UCF文件。通過新建方式 創(chuàng)建約束文件，如圖：圖15

16、新建UCFSflilaixK PJCE - C: XXi.li.nNMD.ncfb）用PACE進(jìn)行引腳位置約束啟動PACE,在“ Ports ”選項卡中可以看到，所有的端口都已經(jīng)羅 列出來了，如果要修改端口和FPGA管腳的對應(yīng)關(guān)系，只需要在每個 端口的“ Location ”列中填入引腳的編號即可。如圖所示：二1口1 X田 3 I/O Tins GLobal Lal c 口 Loclc(R F ackag-ft Fig for ie2s.5D-5-pqC |口| X+圖16引腳分配（二-十進(jìn)制）i.l* Edi t Viw 3)0Bk 打電Tfloli lioxha 曲 *J審H G軸必昭II

17、不n r/tf FmB,J|Lh 口 L&clcDav4 ca Aridti t!C t*i- fw z r2i5&-E-y2QSLIIEx|ICLB Fl驢 |U 0*chxiDLezwe:未Ifr呂-同團(tuán)1封軸 1 - . | jliliuc - L.PAT： BZ 0?| Pac5莽 item *, An hrtKf Th葉f11E32C3圖18引腳分配（十-二進(jìn)制）2）驗證電路： Configijre Target DeviceQ Generate Target FROM/ACE File”冷 Manage Conig)iration Project (iNPACT) 割 Update

18、 Bitstream with Frocessor Data單 Andyie Design Using Chip sc opeSOFrogrmming File Generali on ReportConfigure Target Devic&Update Bitwtream with Processor DatAnalyze Design Using Chip5cope圖19 驗證電路3）下載下載設(shè)計到電路板上，如圖所示:圖20下載電路下載成功，實驗順利完成。四、實驗總結(jié)通過本次的實驗，學(xué)習(xí)到很多以往所沒有接觸過的知識與技能， 如對于FPGA 與PLD的結(jié)構(gòu)原理、開發(fā)軟件ISE、芯片Xilinx Spartan-ll等。在實驗開始階段，如何選題成為了首個遇到的困難。由于從未接觸過FPGA不知道選擇怎么樣的題目才能符合實驗的要求，因此就想方設(shè)法地從網(wǎng)絡(luò)上與圖書館中，盡可能多地搜索需要的資料。在閱讀與理解了這些資料之后，才對FPGA 有所了解，并選擇出適合自己又符合實驗要求的題目來。開始實驗之后，漸漸地發(fā)現(xiàn)學(xué)習(xí)使用開發(fā)軟件ISE的難度。對于一個完全陌 生的軟件