電子搶答器課程設計論文

1、1 引言現(xiàn)代電子產(chǎn)品在性能提高、復雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實現(xiàn)這種進步的主要因素是生產(chǎn)制造技術和電子設計技術的發(fā)展。前者以微細加工技術為代表，目前已進展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管。后者的核心就是eda技術。1.1 關于 edaeda是電子設計自動化（electronic design automation）的縮寫，在20世紀90年代初從計算機輔助設計（cad）、計算機輔助制造（cam）、計算機輔助測試（cat）和計算機輔助工程（cae）的概念發(fā)展而來的。eda技術就是以計算機為工具，設計者在eda軟件平臺上，用硬件

2、描述語言hdl完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。目前有多種eda工具支持采用vhdl進行電路綜合、仿真以及實現(xiàn)。一些可編程器件生產(chǎn)商將使用vhdl進行電路設計所需的多種eda工具集成為統(tǒng)一的開發(fā)平臺提供給用戶，進行針對本公司可編程器件產(chǎn)品的開發(fā)，從而使整個設計流程更加簡捷和易于使用。目前比較常見的是altera公司的quartusii 和xilinx 公司的ise開發(fā)平臺。1.2關于vhdlvhdl是一種用于電路設計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍

3、用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。vhdl的英文全寫是：vhsic（very high speed integrated circuit）hardware description language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應用主要是應用在數(shù)字電路的設計中。目前，它在中國的應用多數(shù)是用在fpga/cpld/epld的設計中。當然在一些實力較為雄厚的單位，它也被用來設計asic。vhdl主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。vhdl

4、的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是vhdl系統(tǒng)設計的基本點 。與其他硬件描述語言相比，vhdl具有以下特點：（1）功能強大、設計靈活。vhdl具有功能強大的語言結構，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。vhdl支持同步電路、異步電路和隨機電路的設計，這是其他

5、硬件描述語言雖不能比擬的。vhdl還支持各種設計方法，既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計，又支持層次化設計。（2）支持廣泛、易于修改。由于vhdl已經(jīng)成為ieee標準所規(guī)范的硬件描述語言，目前大多數(shù)eda工具幾乎都支持vhdl，這為vhdl的進一步推廣和廣泛應用奠定了基礎。在硬件電路設計過程中，主要的設計文件是用vhdl編寫的源代碼，因為vhdl易讀和結構化，所以易于修改設計。（3）強大的系統(tǒng)硬件描述能力。vhdl具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結構描述，也可以采用三者混合的混合級描述。另外

6、，vhdl支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。vhdl支持預定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。（4）獨立于器件的設計、與工藝無關。設計人員用vhdl進行設計時，不需要首先考慮選擇完成設計的器件，就可以集中精力進行設計的優(yōu)化。當設計描述完成后，可以用多種不同的器件結構來實現(xiàn)其功能。（5）很強的移植能力，易于共享和復用。vhdl采用基于庫（library）的設計方法，可以建立各種可再次利用的模塊。這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員

7、之間進行交流和共享，減少硬件電路設計。vhdl語言最直接的應用領域是可編程邏輯器件和專用集成電路（asic：application specific integrated circuits）,其中可編程邏輯器件包括復雜可編程邏輯器件（cpld:complex programmable logic devices ）和現(xiàn)場可編程門陣列(fpga:field programmable gate arrays )?？删幊踢壿嬈骷云呤甏詠?，經(jīng)歷了pal、gal、cpld、fpga幾個發(fā)展階段，其中cpld/fpga屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩膜asic集成度高的

8、優(yōu)點和可編程邏輯器件設計生產(chǎn)方便的特點結合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)。2 功能簡介本次設計的四組（人）參加的智力競賽搶答計時器，它具有四路搶答輸入，主持人按下復位鍵后，系統(tǒng)復位進入搶答狀態(tài)，計時顯示初始值；當某組首先按下?lián)尨疰I時，該路搶答信號，競賽搶答器能夠設別最先搶答的信號，鎖定該信號，同時揚聲器響起，參賽小組的序號在數(shù)碼管上顯示；主持人對搶答結果進行確認，給出倒計時計數(shù)允許信號，開始回答問題，計時顯示器從初始值30開始以秒為單位倒計時，計數(shù)至0時，停止計數(shù)，揚聲器發(fā)出超時報警信號，以中止繼續(xù)回答問題；當主持人給出倒計時計數(shù)禁止信號時，揚聲器停止鳴叫；參賽者在規(guī)定時間內回答完

9、問題，主持人給出倒計時計數(shù)禁止信號，以免揚聲器鳴叫，按下復位鍵，又可開始新一輪的搶答；總原理圖如圖2-1所示。圖2-1 總原理圖3 系統(tǒng)設計本次設計的搶答器系統(tǒng)由5部分模塊組成，分別是：選手搶答模塊、鎖存模塊、計數(shù)模塊、聲音模塊、聲音信號產(chǎn)生模塊。3.1 選手搶答模塊設計本模塊主要完成兩個功能，一是準確的判斷出第一位搶答者，二是當選手搶答后送出聲音使能信號，從而作為下個模塊的聲音的觸發(fā)信號。其vhdl源程序如下：library ieee;use ieee.std_logic_1164.all;entity xuanshou isport(player:in std_logic_vector(3

10、 downto 0); clear:in std_logic; y1:buffer integer range 0 to 9; y2:out std_logic_vector(3 downto 0); ea:out std_logic);end;architecture bhv of xuanshou isbeginprocess(clear,player )beginif clear=1 then -復位信號有效則清零；y1=0;y2=0000;eay1=1;y2=0001;eay1=2;y2=0010;eay1=3;y2=0100;eay1=4;y2=1000;eanull;end cas

11、e;end if;end process;end;仿真波形如圖3-1-1所示。其中player3，player2，player1，player0分別代表四個參賽選手，組別為4、3、2、1組。按下clear鍵，系統(tǒng)清零且置ea為高電平，否則，系統(tǒng)自動識別第一位搶答者 player3，并且將ea置低，其后的搶答無效。輸出顯示第一位搶答者的組別4并且使選手前指示燈亮。此模塊生成的元件圖如圖3-1-2所示。圖3-1-1選手搶答模塊仿真圖圖3-1-2 選手搶答元件3.2 鎖存模塊設計鎖存模塊是對第一位搶答者的信號進行鎖存，其后的信號無效。其中alm0為觸發(fā)選手搶答報警的聲音信號。整個模塊vhdl源程序如

12、下：library ieee;use ieee.std_logic_1164.all;entity suocunqi isport(d:in integer range 0 to 9; clear,ea:in std_logic; q: out integer range 0 to 9; clk:in std_logic; alm0:out std_logic); end; architecture bhv of suocunqi is begin process(clear,ea,clk) variable temp:integer range 0 to 20:=0; begin if cl

13、ear=1then q=0;alm0=0;temp:=0; elsif ea=0then -ea為零時鎖定選手號，再次選中則無效 q=d; if clkevent and clk=1thentemp:=temp+1;if temp=2 then alm0=0; temp:=temp-1; else alm0=1; end if; end if; end if; end process; end;仿真圖及生成元件圖分別如圖3-2-1、圖3-2-2所示圖3-2-1鎖存模塊仿真圖3-2-2 鎖存元件圖3.3計數(shù)模塊設計比賽中要求第一搶答者在規(guī)定時間內回答問題，系統(tǒng)開始30秒倒計時，倒計時完畢發(fā)出響聲

14、，若能在規(guī)定時間內完成，由主持人按使能開關停止倒計時，不發(fā)出響聲。整個計數(shù)模塊的源程序及仿真圖和元件圖如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishuqi isport(stop,clk,rst,en:in std_logic; m:out std_logic; high,low:out std_logic_vector(3 downto 0);end;architecture bhv of jishuqi issignal hh:std_logic_vector(3

15、 downto 0);signal ll:std_logic_vector(3 downto 0);begin process(clk,rst,en,hh,ll)beginif rst=1 then ll=0000;hh=0011;m=0;elsif clkevent and clk=1 then if en=1 then ll=ll-1; if ll=0000 then ll=1001;hh=hh-1; if hh=0000 and ll=0000 then m=1; -計時到則觸發(fā)聲音信號 hh=0000; ll=0000; if stop=1 then -停止計時 ll=ll;hh=hh

16、; end if; end if; end if; end if;end if;high=ll;low=hh;end process;end;仿真圖：圖3-3-1計數(shù)模塊仿真圖圖3-3-2 計數(shù)元件圖3.4 聲音報警模塊設計當鎖存器鎖存第一位搶答選手時，觸發(fā)短時間報警，顯示搶答完成，并且當計時完成時也產(chǎn)生報警信號。這部分的設計程序如下：library ieee;use ieee.std_logic_1164.all;entity shengyin isport(high:in integer range 0 to 9; low:in integer range 0 to 9; stop,m:i

17、n std_logic; clear:in std_logic; alm:out std_logic ); end; architecture bhv of shengyin is begin process(high,low,stop,clear) begin if clear=1then alm=0; elsif stop=1then alm=0; elsif high=0 and low=0 then alm=1; elsif m=1then alm=1; else alm=0; end if; end process; end; 其仿真波形如圖3-4-1所示。圖3-4-1聲音報警模塊仿

18、真圖元件圖如圖3-4-2所示圖3-4-2 聲音報警元件圖3.5 聲音信號產(chǎn)生模塊設計由于聲音頻率與搶答器頻率不同，因此本模塊使用單獨的時間信號，當報警信號為高電平時，此模塊向試驗箱上揚聲器輸入聲音信號使其產(chǎn)生報警音，反之則不輸出。其vhdl程序如下：library ieee;use ieee.std_logic_1164.all;entity fenpin is port(a,c:in std_logic; -c為聲音信號的時鐘 s:out std_logic);end;architecture bhv of fenpin isbegin process(a)beginif a=1thens=

19、c;elses=0;end if;end process;end;仿真圖及元件圖如圖3-5-1、圖3-5-2所示：圖3-5-1 聲音信號產(chǎn)生模塊仿真圖圖3-5-2 聲音模塊生成元件圖3.6 頂層文件設計將各個模塊生成的器件進行原理圖連接或是按下面程序進行綜合；并設置為頂層文件，其仿真圖如圖3-6-1所示。整個系統(tǒng)設計完成，下載到實驗箱運行成功。library ieee;use ieee.std_logic_1164.all;待添加的隱藏文字內容1entity qiangdaqi isport(player:in std_logic_vector(3 downto 0); clear,clk,c

20、lock,rst,stop:in std_logic; q:out integer range 0 to 9; y:out std_logic_vector(3 downto 0); alm:out std_logic; high:out integer range 0 to 9; low:out integer range 0 to 9 ); end ; architecture bhv of qiangdaqi is component xuanshou is port(player:in std_logic_vector(3 downto 0); clear:in std_logic;

21、y1:out integer range 0 to 9; y2:out std_logic_vector(3 downto 0); ea:out std_logic);end component; component suocunqi isport(d:in integer range 0 to 9; clear,ea:in std_logic; q: out integer range 0 to 9; clk:in std_logic; alm0:out std_logic); end component ; component jishuqi isport(clk,clear,rst,st

22、op:in std_logic; high:out integer range 0 to 9; low:out integer range 0 to 9);end component ; component shengyin isport(high:in integer range 0 to 9; low:in integer range 0 to 9; stop,m:in std_logic; clear:in std_logic; alm:out std_logic ); end component;component fenpin isport(a,c:in std_logic; s:o

23、ut std_logic);end component; signal x1:integer range 0 to 9; signal x2,x3,x6:std_logic; signal x4:integer range 0 to 9; signal x5:integer range 0 to 9; begin -進行元件例化 u1:xuanshou port map(player,clear,x1,y,x2); u2:suocunqi port map(x1,clear,x2,q,clk,x3); u3:jishuqi port map(clk,clear,rst,stop,x4,x5); u4:shengyin port map(x4,x5,stop,x3,clear,x6);u5:fenpin port map(x6,clock,alm); high=x4; low=x5; end;圖3-6-1總器件仿真圖4 設計總結經(jīng)過了一段時間的努力我終于完成了四路搶答器的設計，從方案的選擇，再到設計與實現(xiàn)。在這個過程中我學習到了很多在課本上不能學習到的知識，對