電子設(shè)計(jì)自動化技術(shù)課程標(biāo)準(zhǔn)授課計(jì)劃 課程整體設(shè)計(jì) 教學(xué)計(jì)劃 教學(xué)日歷

1、 “電子設(shè)計(jì)自動化技術(shù)”課程標(biāo)準(zhǔn)一、課程概述1、課程性質(zhì) 電子設(shè)計(jì)自動化技術(shù)是應(yīng)用電子技術(shù)、電子信息工程技術(shù)、嵌入式技術(shù)及應(yīng)用等專業(yè)的專業(yè)能力模塊課程。2、課程目標(biāo)通過“簡易電子琴設(shè)計(jì)”等5個(gè)案例的學(xué)習(xí)與實(shí)踐，培養(yǎng)學(xué)生運(yùn)用EDA設(shè)計(jì)方法、設(shè)計(jì)語言和開發(fā)軟件等知識，解決數(shù)字系統(tǒng)硬件電路設(shè)計(jì)相關(guān)問題的能力。3、與前后續(xù)課程的關(guān)系前修課程：C語言程序設(shè)計(jì)、數(shù)字電子技術(shù)、單片機(jī)應(yīng)用技術(shù)；后續(xù)課程：畢業(yè)項(xiàng)目綜合訓(xùn)練。二、課程內(nèi)容設(shè)計(jì)1、課程案例描述及選取的理由案例序號案例名稱案例內(nèi)容選取案例理由1四位加法器設(shè)計(jì)1.1 四位加法器設(shè)計(jì)方案分析1.2 四位加法器原理圖設(shè)計(jì)與時(shí)序仿真1.3 四位加法器硬件實(shí)現(xiàn)

2、通過四位加法器設(shè)計(jì)實(shí)例，系統(tǒng)地介紹在Quartus II的開發(fā)環(huán)境中，如何利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)的設(shè)計(jì)，掌握最基本、最直觀的設(shè)計(jì)方法。2三人表決器設(shè)計(jì)2.1 三人表決器設(shè)計(jì)方案分析2.2 三人表決器Verilog HDL描述與時(shí)序仿真2.3 三人表決器硬件實(shí)現(xiàn)通過三人表決器設(shè)計(jì)實(shí)例，系統(tǒng)地介紹在Quartus II的開發(fā)環(huán)境中，利用硬件描述語言輸入設(shè)計(jì)方法進(jìn)行組合邏輯電路設(shè)計(jì)的步驟與方法，并介紹Verilog HDL語言的基本單元與構(gòu)成以及基本語句。3簡易電子琴設(shè)計(jì)3.1 簡易電子琴設(shè)計(jì)方案分析3.2簡易電子琴Verilog HDL描述與時(shí)序仿真3.3 簡易電子琴硬件實(shí)現(xiàn)通過簡

3、易電子琴設(shè)計(jì)實(shí)例，系統(tǒng)地介紹在Quartus II的開發(fā)環(huán)境中，利用Verilog HDL語言的順序語句與并行語句進(jìn)行時(shí)序邏輯電路的設(shè)計(jì)，掌握自頂向下的設(shè)計(jì)方法。4交通管理器設(shè)計(jì)4.1 交通管理器設(shè)計(jì)方案分析4.2 交通管理器綜合設(shè)計(jì)與時(shí)序仿真4.3 交通管理器硬件實(shí)現(xiàn)通過交通管理器設(shè)計(jì)實(shí)例，系統(tǒng)地介紹在Quartus II的開發(fā)環(huán)境中，利用Verilog HDL語言與原理圖混合方式進(jìn)行數(shù)字電路系統(tǒng)的設(shè)計(jì)，掌握層次電路設(shè)計(jì)方法。5步進(jìn)電機(jī)控制器設(shè)計(jì)5.1 步進(jìn)電機(jī)控制器設(shè)計(jì)方案分析5.2 步進(jìn)電機(jī)控制器Verilog HDL描述與時(shí)序仿真5.3 步進(jìn)電機(jī)控制器硬件實(shí)現(xiàn)通過步進(jìn)電機(jī)控制器設(shè)計(jì)實(shí)例

4、，系統(tǒng)地介紹在Quartus II的開發(fā)環(huán)境中，利用有限狀態(tài)機(jī)方式進(jìn)行數(shù)字電路系統(tǒng)的設(shè)計(jì)，掌握同步時(shí)序邏輯電路常用設(shè)計(jì)方法。2、課程案例結(jié)構(gòu)與課時(shí)分配案例序號案例模塊實(shí)踐任務(wù)理論基礎(chǔ)序號名稱模塊內(nèi)容內(nèi)容教學(xué)環(huán)境課時(shí)內(nèi)容課時(shí)11.1四位加法器設(shè)計(jì)方案分析1.1.1四位加法器設(shè)計(jì)方案分析1.1.1.1四位加法器設(shè)計(jì)需求分析1.1.1.2四位加法器原理框圖設(shè)計(jì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)室；配置PC機(jī)，F(xiàn)PGA開發(fā)板，Quartus II 9.0軟件安裝程序41.1 EDA技術(shù)及其發(fā)展1.3 面向CPLD/FPGA的EDA設(shè)計(jì)流程2四位加法器設(shè)計(jì)41.2四位加法器原理圖設(shè)計(jì)與時(shí)序仿真1.2.1半加器的原理圖設(shè)計(jì)

5、與時(shí)序仿真1.2.1.1開發(fā)軟件Quartus II 9.0的安裝1.2.1.2 新建工程1.2.1.3添加設(shè)計(jì)文件，建立半加器的原理圖設(shè)計(jì)文件1.2.1.4添加仿真文件，進(jìn)行半加器時(shí)序仿真1.2.2全加器的原理圖設(shè)計(jì)與時(shí)序仿真1.2.2.1利用半加器與或門進(jìn)行全加器的原理圖設(shè)計(jì)1.2.2.2添加設(shè)計(jì)文件，建立全加器的原理圖設(shè)計(jì)文件1.2.2.3添加仿真文件，進(jìn)行全加器時(shí)序仿真1.2.3四位加法器的原理圖設(shè)計(jì)與時(shí)序仿真1.2.3.1利用全加器進(jìn)行四位加法器的原理圖設(shè)計(jì)1.2.3.2添加設(shè)計(jì)文件，建立四位加法器的原理圖設(shè)計(jì)文件1.2.3.3添加仿真文件，進(jìn)行四位加法器時(shí)序仿真1.3四位加法器硬件

6、實(shí)現(xiàn)1.3.1四位加法器硬件實(shí)現(xiàn)1.3.1.1添加約束文件，進(jìn)行四位加法器管腳指定1.3.1.2四位加法器的綜合實(shí)現(xiàn)1.3.1.3四位加法器下載配置1.2 可編程邏輯器件 附錄：FPGA開發(fā)板功能介紹22.1三人表決器設(shè)計(jì)方案分析2.1.1三人表決器設(shè)計(jì)方案分析2.1.1.1三人表決器設(shè)計(jì)需求分析2.1.1.2三人表決器設(shè)計(jì)原理分析現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)室；配置PC機(jī)，F(xiàn)PGA開發(fā)板，安裝Quartus II 9.0軟件41.5硬件描述語言42.2三人表決器Verilog HDL描述與時(shí)序仿真2.2.1三人表決器的Verilog HDL描述與時(shí)序仿真2.2.1.1三人表決器的Verilog HDL源

7、程序設(shè)計(jì)2.2.1.2 新建工程2.2.1.3添加設(shè)計(jì)文件，建立三人表決器的Verilog HDL源程序設(shè)計(jì)文件2.2.1.4添加仿真文件，進(jìn)行三人表決器時(shí)序仿真2.3三人表決器硬件實(shí)現(xiàn)2.3.1三人表決器硬件實(shí)現(xiàn)2.3.1.1添加約束文件，進(jìn)行三人表決器管腳指定2.3.1.2三人表決器的綜合實(shí)現(xiàn)2.3.1.3三人表決器下載配置33.1簡易電子琴設(shè)計(jì)方案分析3.1.1簡易電子琴設(shè)計(jì)方案分析3.1.1.1簡易電子琴設(shè)計(jì)需求分析3.1.1.2簡易電子琴原理框圖設(shè)計(jì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)室；配置PC機(jī)，F(xiàn)PGA開發(fā)板，安裝Quartus II 9.0軟件163.1Verilog HDL語言要素3.2 Ve

8、rilog HDL語句5.1結(jié)構(gòu)語句5.2 Verilog HDL中LPM函數(shù)的應(yīng)用83.2簡易電子琴Verilog HDLL描述與時(shí)序仿真3.2.1控制電路模塊的Verilog描述與時(shí)序仿真3.2.1.1 新建工程3.2.1.2添加設(shè)計(jì)文件，建立控制電路模塊的Verilog HDL源程序設(shè)計(jì)文件3.2.1.3添加仿真文件，進(jìn)行控制電路模塊時(shí)序仿真3.2.2分頻系數(shù)、LED數(shù)據(jù)產(chǎn)生模塊的Verilog描述與時(shí)序仿真3.2.2.1添加設(shè)計(jì)文件，建立分頻系數(shù)、LED數(shù)據(jù)產(chǎn)生模塊的Verilog HDL源程序設(shè)計(jì)文件3.2.2.2添加仿真文件，進(jìn)行分頻系數(shù)、LED數(shù)據(jù)產(chǎn)生模塊時(shí)序仿真3.2.3可控分

9、頻模塊的Verilog描述與時(shí)序仿真3.2.3.1添加設(shè)計(jì)文件，建立可控分頻模塊的Verilog HDL源程序設(shè)計(jì)文件3.2.3.2添加仿真文件，進(jìn)行可控分頻模塊時(shí)序仿真3.2.4簡易電子琴頂層設(shè)計(jì)的Verilog描述與時(shí)序仿真3.2.4.1利用控制電路模塊，分頻系數(shù)、LED數(shù)據(jù)產(chǎn)生模塊與可控分頻模塊進(jìn)行簡易電子琴的Verilog HDL源程序設(shè)計(jì)3.2.4.2添加設(shè)計(jì)文件，建立簡易電子琴的Verilog HDL源程序設(shè)計(jì)文件3.2.4.3添加仿真文件，進(jìn)行簡易電子琴時(shí)序仿真3.3簡易電子琴硬件實(shí)現(xiàn)3.3.1簡易電子琴硬件實(shí)現(xiàn)3.3.1.1添加約束文件，進(jìn)行簡易電子琴管腳指定3.3.1.2簡易

10、電子琴的綜合實(shí)現(xiàn)3.3.1.3簡易電子琴下載配置44.1交通管理器設(shè)計(jì)方案分析4.1.1交通管理器設(shè)計(jì)方案分析4.1.1.1交通管理器設(shè)計(jì)需求分析4.1.1.2交通管理器原理框圖設(shè)計(jì)4.1.1.3交通管理器的工作流程圖設(shè)計(jì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)室；配置PC機(jī)，F(xiàn)PGA開發(fā)板，安裝Quartus II 9.0軟件124.1 Verilog HDL與原理圖混合設(shè)計(jì)方法4.2交通管理器綜合設(shè)計(jì)與時(shí)序仿真4.2.1交通管理器核心控制模塊的Verilog HDL描述與時(shí)序仿真4.2.1.1新建工程4.2.1.2添加設(shè)計(jì)文件，建立核心控制模塊的Verilog HDL源程序設(shè)計(jì)文件4.2.1.3添加仿真文件，進(jìn)行

11、核心控制模塊時(shí)序仿真4.2.2交通管理器顯示模塊的Verilog HDL描述與時(shí)序仿真4.2.2.1添加設(shè)計(jì)文件，建立顯示模塊的Verilog HDL源程序設(shè)計(jì)文件4.2.2.2添加仿真文件，進(jìn)行顯示模塊時(shí)序仿真4.2.3交通管理器頂層電路原理圖設(shè)計(jì)與時(shí)序仿真4.2.3.1將核心控制模塊的Verilog HDL設(shè)計(jì)轉(zhuǎn)換成原理圖圖標(biāo)4.2.3.2將顯示模塊的Verilog HDL設(shè)計(jì)轉(zhuǎn)換成原理圖圖標(biāo)4.2.3.3利用核心控制模塊與顯示模塊原理圖圖標(biāo)進(jìn)行交通管理器的頂層電路原理圖設(shè)計(jì)4.2.3.4添加設(shè)計(jì)文件，建立交通管理器的頂層電路原理圖設(shè)計(jì)文件4.2.3.5添加仿真文件，進(jìn)行交通管理器時(shí)序仿真

12、4.3交通管理器硬件實(shí)現(xiàn)4.3.1分頻模塊設(shè)計(jì)4.3.1.1添加設(shè)計(jì)文件，建立分頻程序模塊的Verilog HDL程序設(shè)計(jì)4.3.1.2將分頻程序模塊的Verilog HDL設(shè)計(jì)轉(zhuǎn)換成原理圖圖標(biāo)4.3.1.3修改交通管理器頂層原理圖，添加分頻模塊4.3.2交通管理器硬件實(shí)現(xiàn)4.3.2.1添加約束文件，進(jìn)行交通管理器管腳指定4.3.2.2交通管理器的綜合實(shí)現(xiàn)4.3.2.3交通管理器下載配置55.1步進(jìn)電機(jī)控制器設(shè)計(jì)方案分析5.1.1步進(jìn)電機(jī)控制器設(shè)計(jì)方案分析5.1.1.1步進(jìn)電機(jī)控制器設(shè)計(jì)需求分析5.1.1.2步進(jìn)電機(jī)控制器的工作時(shí)序圖5.1.1.3步進(jìn)電機(jī)控制器的狀態(tài)機(jī)結(jié)構(gòu)框圖現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)

13、室；配置PC機(jī)，F(xiàn)PGA開發(fā)板，安裝Quartus II 9.0軟件46.1有限狀態(tài)機(jī)的設(shè)計(jì)6.2步進(jìn)電機(jī)控制技術(shù)45.2步進(jìn)電機(jī)控制器Verilog HDL描述與時(shí)序仿真5.2.1步進(jìn)電機(jī)控制器狀態(tài)機(jī)的Verilog HDL描述5.2.1.1新建工程5.2.1.2添加設(shè)計(jì)文件，建立步進(jìn)電機(jī)控制器狀態(tài)機(jī)的Verilog HDL源程序設(shè)計(jì)文件5.2.2步進(jìn)電機(jī)控制器的時(shí)序仿真5.2.2.1添加仿真文件，進(jìn)行步進(jìn)電機(jī)控制器時(shí)序仿真5.3步進(jìn)電機(jī)控制器硬件實(shí)現(xiàn)5.3.1步進(jìn)電機(jī)控制器硬件實(shí)現(xiàn)5.3.1.1添加約束文件，進(jìn)行步進(jìn)電機(jī)控制器管腳指定5.3.1.2步進(jìn)電機(jī)控制器的綜合實(shí)現(xiàn)5.3.1.3步進(jìn)

14、電機(jī)控制器下載配置課時(shí)小計(jì)4020課時(shí)合計(jì)60注： （1）案例模塊意指對案例的分解。 （2）實(shí)踐任務(wù)意指對完成案例模塊工作任務(wù)分解；（3）理論基礎(chǔ)意指完成實(shí)踐任務(wù)所需要的知識參考（4）教學(xué)環(huán)境意指實(shí)踐教學(xué)場地分類：分為普通教室、多媒體教室、實(shí)驗(yàn)室、校外實(shí)習(xí)實(shí)訓(xùn)基地。 實(shí)踐教學(xué)場地軟硬件要求：如主要儀器設(shè)備、PC機(jī)、軟件平臺等。 （5）符號說明：指教師須講精講透的內(nèi)容 ：指導(dǎo)學(xué)生自主學(xué)習(xí)的內(nèi)容 2：表示所對應(yīng)指定教材的第二章 7.1：表示所對應(yīng)指定教材的第七章第一節(jié)三、考核項(xiàng)目及評價(jià)標(biāo)準(zhǔn)1、過程考核案例模塊序號分值比例考核項(xiàng)目評價(jià)標(biāo)準(zhǔn)成績（百分制）優(yōu)良合格1.11.2101.2.1半加器的原理圖

15、設(shè)計(jì)與時(shí)序仿真1.2.2全加器的原理圖設(shè)計(jì)與時(shí)序仿真1.2.3四位加法器的原理圖設(shè)計(jì)與時(shí)序仿真（1）能獨(dú)立完成Quartus II 9.0軟件的安裝、卸載及系統(tǒng)配置要求。（2）掌握Quartus II 9.0操作流程，能較熟練使用原理圖設(shè)計(jì)方法進(jìn)行四位加法器的設(shè)計(jì)，原理圖設(shè)計(jì)合理，布局美觀，器件選擇符合要求，命名規(guī)范，并能獨(dú)立解決設(shè)計(jì)過程中碰到的問題。（3）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行數(shù)字電子鐘的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行詳細(xì)分析。（4）能指導(dǎo)其他成員進(jìn)行相關(guān)的實(shí)踐操作。（1）能獨(dú)立完成Quartus II 9.0軟件的安裝、卸載及系統(tǒng)配置要

16、求。（2）掌握Quartus II 9.0操作流程，能較熟練使用原理圖設(shè)計(jì)方法進(jìn)行四位加法器的設(shè)計(jì)，原理圖設(shè)計(jì)符合要求，并能在教師或同學(xué)指導(dǎo)下解決設(shè)計(jì)過程中碰到的問題。（3）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行數(shù)字電子鐘的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行分析。（1）能在教師或同學(xué)指導(dǎo)下完成Quartus II 9.0軟件的安裝、卸載及系統(tǒng)配置要求。（2）掌握Quartus II 9.0操作流程，能使用原理圖設(shè)計(jì)方法進(jìn)行四位加法器的設(shè)計(jì)，原理圖設(shè)計(jì)符合要求，并能在教師或同學(xué)指導(dǎo)下解決設(shè)計(jì)過程中碰到的問題。（3）能在教師或同學(xué)指導(dǎo)下添加仿真文件，并能使用Qua

17、rtus II 9.0軟件進(jìn)行數(shù)字電子鐘的時(shí)序仿真，仿真結(jié)果基本正確。1.3101.3.1四位加法器硬件實(shí)現(xiàn)（1）能獨(dú)立添加約束文件，進(jìn)行四位加法器管腳指定，管腳選擇合理，與硬件電路對應(yīng)關(guān)系明確。（2）能獨(dú)立完成四位加法器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成四位加法器下載配置，編程下載成功，并能對各關(guān)鍵操作有詳細(xì)分析，能提出一些較好建議。（4）設(shè)計(jì)報(bào)告按時(shí)上交，原理圖正確，管腳指定合理，思路清晰，書寫規(guī)范，結(jié)果正確。（1）能獨(dú)立添加約束文件，進(jìn)行四位加法器管腳指定，管腳選擇合理。（2）能獨(dú)立完成四位加法器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在

18、教師或同學(xué)提示下找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成四位加法器下載配置，編程下載成功，并能對各關(guān)鍵操作有一般分析。（4）設(shè)計(jì)報(bào)告按時(shí)上交，原理圖正確，管腳指定合理，思路比較清晰，書寫比較規(guī)范，結(jié)果正確。（1）能在教師或同學(xué)指導(dǎo)下添加約束文件，進(jìn)行數(shù)字電子鐘管腳指定，管腳選擇合理。（2）能在教師或同學(xué)指導(dǎo)下完成四位加法器的綜合實(shí)現(xiàn)，在教師或同學(xué)指導(dǎo)下能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，找到錯(cuò)誤出處并糾正。（3）能在教師或同學(xué)指導(dǎo)下完成四位加法器下載配置，編程下載成功。（4）設(shè)計(jì)報(bào)告按時(shí)上交，原理圖基本正確，管腳指定合理，思路基本清晰，書寫基本規(guī)范，結(jié)果無重大錯(cuò)誤。2.12.2152.2.1三人表決器的

19、Verilog HDL描述與時(shí)序仿真（1）能獨(dú)立完成三人表決器Verilog HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)合理，語句使用正確，符合設(shè)計(jì)需求。（2）掌握Quartus II 9.0文本輸入方法操作流程，能熟練使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行三人表決器的設(shè)計(jì)，并能獨(dú)立解決設(shè)計(jì)過程中碰到的問題。（3）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行三人表決器的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行詳細(xì)分析。（4）能用多種方法設(shè)計(jì)三人表決器，并能指導(dǎo)其他成員進(jìn)行相關(guān)的實(shí)踐操作。（1）能在少量提示下完成三人表決器Verilog HDLL源程序設(shè)計(jì)，程序結(jié)構(gòu)比較合理，語句使用基

20、本正確，符合設(shè)計(jì)需求。（2）掌握Quartus II 9.0文本輸入方法操作流程，能較熟練使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行三人表決器的設(shè)計(jì)，并能在少量提示下解決設(shè)計(jì)過程中碰到的問題。（3）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行三人表決器的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行一般分析。（4）能提出其它方法設(shè)計(jì)三人表決器。（1）能在教師和同學(xué)指導(dǎo)下完成三人表決器Verilog HDLL源程序設(shè)計(jì)，程序結(jié)構(gòu)基本合理，語句使用基本正確，基本符合設(shè)計(jì)需求。（2）基本掌握Quartus II 9.0文本輸入方法操作流程，能在教師和同學(xué)指導(dǎo)下使用Verilog HD

21、L語言設(shè)計(jì)方法進(jìn)行三人表決器的設(shè)計(jì)，并能在教師和同學(xué)指導(dǎo)下解決設(shè)計(jì)過程中碰到的問題。（3）能在教師和同學(xué)指導(dǎo)下添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行三人表決器的時(shí)序仿真，仿真結(jié)果正確。2.352.3.1三人表決器硬件實(shí)現(xiàn)（1）能獨(dú)立添加約束文件，進(jìn)行三人表決器管腳指定，管腳選擇合理，與硬件電路對應(yīng)關(guān)系明確。（2）能獨(dú)立完成三人表決器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成三人表決器下載配置，編程下載成功，耗時(shí)少(提前20分鐘以上完成任務(wù))，并能對各關(guān)鍵操作有詳細(xì)分析，能提出一些較好建議。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路清晰，書

22、寫規(guī)范，結(jié)果正確，分析合理。（1）能獨(dú)立添加約束文件，進(jìn)行三人表決器管腳指定，管腳選擇合理。（2）能獨(dú)立完成三人表決器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的提示下找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成三人表決器下載配置，編程下載成功，耗時(shí)較少(提前10分鐘以上完成任務(wù))，并能對各關(guān)鍵操作有一般分析。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路比較清晰，書寫比較規(guī)范，結(jié)果正確，分析比較合理。（1）能在教師和同學(xué)指導(dǎo)下添加約束文件，進(jìn)行三人表決器管腳指定，管腳選擇合理。（2）能在教師和同學(xué)指導(dǎo)下完成三人表決器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的指導(dǎo)下找到錯(cuò)誤出處

23、并糾正。（3）在教師和同學(xué)指導(dǎo)下，能在規(guī)定的時(shí)間內(nèi)完成三人表決器下載配置，編程下載成功。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序基本正確，思路基本清晰，書寫基本規(guī)范，結(jié)果無重大錯(cuò)誤。3.13.2253.2.1控制電路模塊的Verilog描述與時(shí)序仿真3.2.2分頻系數(shù)、LED數(shù)據(jù)產(chǎn)生模塊的Verilog描述與時(shí)序仿真3.2.3可控分頻模塊的Verilog描述與時(shí)序仿真（1）能獨(dú)立完成簡易電子琴Verilog HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)合理，語句使用正確，符合設(shè)計(jì)需求。（2）掌握Quartus II 9.0文本輸入方法操作流程，能熟練使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行簡易電子琴的設(shè)計(jì)，并能獨(dú)立解決

24、設(shè)計(jì)過程中碰到的問題。（3）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行簡易電子琴的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行詳細(xì)分析。（4）能用多種方法設(shè)計(jì)簡易電子琴，并能指導(dǎo)其他成員進(jìn)行相關(guān)的實(shí)踐操作。（1）能在少量提示下完成簡易電子琴Verilog HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)比較合理，語句使用基本正確，符合設(shè)計(jì)需求。（2）掌握Quartus II 9.0文本輸入方法操作流程，能較熟練使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行簡易電子琴的設(shè)計(jì)，并能在少量提示下解決設(shè)計(jì)過程中碰到的問題。（3）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行簡易電子琴的時(shí)序

25、仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行一般分析。（4）能提出其它方法設(shè)計(jì)簡易電子琴。（1）能在教師和同學(xué)指導(dǎo)下完成簡易電子琴Verilog HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)基本合理，語句使用基本正確，基本符合設(shè)計(jì)需求。（2）基本掌握Quartus II 9.0文本輸入方法操作流程，能在教師和同學(xué)指導(dǎo)下使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行簡易電子琴的設(shè)計(jì)，并能在教師和同學(xué)指導(dǎo)下解決設(shè)計(jì)過程中碰到的問題。（3）能在教師和同學(xué)指導(dǎo)下添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行簡易電子琴的時(shí)序仿真，仿真結(jié)果正確。3.3103.3.1簡易電子琴硬件實(shí)現(xiàn)（1）能獨(dú)立添加約束文件，進(jìn)行簡易電子

26、琴管腳指定，管腳選擇合理，與硬件電路對應(yīng)關(guān)系明確。（2）能獨(dú)立完成簡易電子琴的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成簡易電子琴下載配置，編程下載成功，耗時(shí)少(提前20分鐘以上完成任務(wù))，并能對各關(guān)鍵操作有詳細(xì)分析，能提出一些較好建議。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路清晰，書寫規(guī)范，結(jié)果正確，分析合理。（1）能獨(dú)立添加約束文件，進(jìn)行簡易電子琴管腳指定，管腳選擇合理。（2）能獨(dú)立完成簡易電子琴的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的提示下找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成簡易電子琴下載配置，編程下載成功，耗時(shí)較少(提前10分鐘以上

27、完成任務(wù))，并能對各關(guān)鍵操作有一般分析。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路比較清晰，書寫比較規(guī)范，結(jié)果正確，分析比較合理。（1）能在教師和同學(xué)指導(dǎo)下添加約束文件，進(jìn)行簡易電子琴管腳指定，管腳選擇合理。（2）能在教師和同學(xué)指導(dǎo)下完成簡易電子琴的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的指導(dǎo)下找到錯(cuò)誤出處并糾正。（3）在教師和同學(xué)指導(dǎo)下，能在規(guī)定的時(shí)間內(nèi)完成簡易電子琴下載配置，編程下載成功。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序基本正確，思路基本清晰，書寫基本規(guī)范，結(jié)果無重大錯(cuò)誤。4.14.2104.2.1交通管理器核心控制模塊的Verilog HDL描述與時(shí)序仿真4.2.2交通管理器

28、顯示模塊的Verilog HDL描述與時(shí)序仿真4.2.3交通管理器頂層電路原理圖設(shè)計(jì)與時(shí)序仿真（1）能正確進(jìn)行交通管理器的原理框圖設(shè)計(jì)。（2）能正確繪制交通管理器的工作流程圖。（3）能獨(dú)立編寫核心控制模塊的Verilog HDL源程序。（4）能獨(dú)立編寫顯示模塊的Verilog HDL源程序。（5）能獨(dú)立生成底層模塊的原理圖圖標(biāo)，進(jìn)行交通管理器頂層電路的原理圖設(shè)計(jì)。（6）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行交通管理器的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行詳細(xì)分析。（7）能用不同的設(shè)計(jì)方法完成設(shè)計(jì)任務(wù)，能指導(dǎo)其他成員完成設(shè)計(jì)。（1）交通管理器的原理框圖基本正確。（

29、2）交通管理器的工作流程圖基本正確。（3）能在少量提示下進(jìn)行核心控制模塊的Verilog HDL源程序。（4）能獨(dú)立編寫顯示模塊的Verilog HDL源程序。（5）能在少量提示下生成底層模塊的原理圖圖標(biāo)，進(jìn)行交通管理器頂層電路的原理圖設(shè)計(jì)。（6）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行交通管理器的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行一般分析。（7）能提出不同的設(shè)計(jì)方法。（1）交通管理器的原理框圖基本正確。（2）交通管理器的工作流程圖基本正確。（3）能在教師幫助下進(jìn)行核心控制模塊的Verilog HDL源程序。（4）能在教師或同學(xué)指導(dǎo)下編寫顯示模塊的Verilog

30、 HDL源程序。（5）能在教師或同學(xué)幫助下生成底層模塊的原理圖圖標(biāo)，進(jìn)行交通管理器頂層電路的原理圖設(shè)計(jì)。（6）能在教師和同學(xué)指導(dǎo)下添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行簡易電子琴的時(shí)序仿真，仿真結(jié)果正確。4.354.3.1分頻模塊設(shè)計(jì)4.3.2交通管理器硬件實(shí)現(xiàn)（1）能獨(dú)立完成分頻程序設(shè)計(jì)，生成原理圖圖標(biāo)，正確修改交通管理器頂層文件。（2）能獨(dú)立添加約束文件，進(jìn)行交通管理器管腳指定，管腳選擇合理，與硬件電路對應(yīng)關(guān)系明確。（3）能獨(dú)立完成交通管理器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，找到錯(cuò)誤出處并糾正。（4）能獨(dú)立完成交通管理器下載配置，編程下載成功，耗時(shí)少(提前20

31、分鐘以上完成任務(wù))，并能對各關(guān)鍵操作有詳細(xì)分析，能提出一些較好建議。（5）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路清晰，書寫規(guī)范，結(jié)果正確，分析合理。（1）能在少量提示下完成分頻程序設(shè)計(jì)，生成原理圖圖標(biāo)，正確修改交通管理器頂層文件。（2）能獨(dú)立添加約束文件，進(jìn)行交通管理器管腳指定，管腳選擇合理。（3）能獨(dú)立完成交通管理器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的提示下找到錯(cuò)誤出處并糾正。（4）能獨(dú)立完成交通管理器下載配置，編程下載成功，耗時(shí)較少(提前10分鐘以上完成任務(wù))，并能對各關(guān)鍵操作有一般分析。（5）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路比較清晰，書寫比較規(guī)范，結(jié)果正確，分析比較合

32、理。（1）能在教師和同學(xué)指導(dǎo)下完成分頻程序設(shè)計(jì)，生成原理圖圖標(biāo)，并修改交通管理器頂層文件。（2）能在教師和同學(xué)指導(dǎo)下添加約束文件，進(jìn)行交通管理器管腳指定，管腳選擇合理。（3）能在教師和同學(xué)指導(dǎo)下完成交通管理器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的指導(dǎo)下找到錯(cuò)誤出處并糾正。（4）在教師和同學(xué)指導(dǎo)下，能在規(guī)定的時(shí)間內(nèi)完成交通管理器下載配置，編程下載成功。（5）設(shè)計(jì)報(bào)告按時(shí)上交，源程序基本正確，思路基本清晰，書寫基本規(guī)范，結(jié)果無重大錯(cuò)誤。5.15.285.2.1步進(jìn)電機(jī)控制器狀態(tài)機(jī)的Verilog HDL描述5.2.2步進(jìn)電機(jī)控制器的時(shí)序仿真（1）能獨(dú)立完成步進(jìn)電機(jī)控制器的工作時(shí)

33、序圖。（2）能獨(dú)立完成步進(jìn)電機(jī)控制器的狀態(tài)機(jī)結(jié)構(gòu)框圖。（3）能獨(dú)立完成步進(jìn)電機(jī)控制器Verilog HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)合理，語句使用正確，符合設(shè)計(jì)需求。（4）能熟練使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行步進(jìn)電機(jī)控制器的設(shè)計(jì)，并能獨(dú)立解決設(shè)計(jì)過程中碰到的問題。（5）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行步進(jìn)電機(jī)控制器的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行詳細(xì)分析。（6）能用多種方法設(shè)計(jì)步進(jìn)電機(jī)控制器，并能指導(dǎo)其他成員進(jìn)行相關(guān)的實(shí)踐操作。（1）能完成步進(jìn)電機(jī)控制器的工作時(shí)序圖。（2）能完成步進(jìn)電機(jī)控制器的狀態(tài)機(jī)結(jié)構(gòu)框圖。（3）能在少量提示下完成步進(jìn)電機(jī)控

34、制器VERILOG HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)比較合理，語句使用基本正確，符合設(shè)計(jì)需求。（4）能較熟練使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行步進(jìn)電機(jī)控制器的設(shè)計(jì)，并能在少量提示下解決設(shè)計(jì)過程中碰到的問題。（5）能獨(dú)立添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行步進(jìn)電機(jī)控制器的時(shí)序仿真，仿真結(jié)果正確，并能對仿真結(jié)果進(jìn)行一般分析。（6）能提出其它方法設(shè)計(jì)步進(jìn)電機(jī)控制器。（1）能在教師和同學(xué)指導(dǎo)下完成步進(jìn)電機(jī)控制器的工作時(shí)序圖。（2）能在教師和同學(xué)指導(dǎo)下完成步進(jìn)電機(jī)控制器的狀態(tài)機(jī)結(jié)構(gòu)框圖。（3）能在教師和同學(xué)指導(dǎo)下完成步進(jìn)電機(jī)控制器Verilog HDL源程序設(shè)計(jì)，程序結(jié)構(gòu)基本合理

35、，語句使用基本正確，基本符合設(shè)計(jì)需求。（4）能在教師和同學(xué)指導(dǎo)下使用Verilog HDL語言設(shè)計(jì)方法進(jìn)行步進(jìn)電機(jī)控制器的設(shè)計(jì)，并能在教師和同學(xué)指導(dǎo)下解決設(shè)計(jì)過程中碰到的問題。（5）能在教師和同學(xué)指導(dǎo)下添加仿真文件，并能使用Quartus II 9.0軟件進(jìn)行步進(jìn)電機(jī)控制器的時(shí)序仿真，仿真結(jié)果正確。5.325.3.1步進(jìn)電機(jī)控制器硬件實(shí)現(xiàn)（1）能獨(dú)立添加約束文件，進(jìn)行步進(jìn)電機(jī)控制器管腳指定，管腳選擇合理，與硬件電路對應(yīng)關(guān)系明確。（2）能獨(dú)立完成步進(jìn)電機(jī)控制器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成步進(jìn)電機(jī)控制器下載配置，編程下載成功，耗時(shí)少(提前20分鐘

36、以上完成任務(wù))，并能對各關(guān)鍵操作有詳細(xì)分析，能提出一些較好建議。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路清晰，書寫規(guī)范，結(jié)果正確，分析合理。（1）能獨(dú)立添加約束文件，進(jìn)行步進(jìn)電機(jī)控制器管腳指定，管腳選擇合理。（2）能獨(dú)立完成步進(jìn)電機(jī)控制器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的提示下找到錯(cuò)誤出處并糾正。（3）能獨(dú)立完成步進(jìn)電機(jī)控制器下載配置，編程下載成功，耗時(shí)較少(提前10分鐘以上完成任務(wù))，并能對各關(guān)鍵操作有一般分析。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序正確，思路比較清晰，書寫比較規(guī)范，結(jié)果正確，分析比較合理。（1）能在教師和同學(xué)指導(dǎo)下添加約束文件，進(jìn)行步進(jìn)電機(jī)控制器管腳指定，管

37、腳選擇合理。（2）能在教師和同學(xué)指導(dǎo)下完成步進(jìn)電機(jī)控制器的綜合實(shí)現(xiàn)，并能根據(jù)綜合、實(shí)現(xiàn)后的提示信息，在教師或同學(xué)的指導(dǎo)下找到錯(cuò)誤出處并糾正。（3）在教師和同學(xué)指導(dǎo)下，能在規(guī)定的時(shí)間內(nèi)完成步進(jìn)電機(jī)控制器下載配置，編程下載成功。（4）設(shè)計(jì)報(bào)告按時(shí)上交，源程序基本正確，思路基本清晰，書寫基本規(guī)范，結(jié)果無重大錯(cuò)誤。成績合計(jì)2、綜合考核綜合考核內(nèi)容依據(jù)本課程案例庫綜合擬定，有關(guān)操作程序按教務(wù)處相關(guān)規(guī)定執(zhí)行。3、成績評定過程考核60%，綜合考核40%。四、課程資源1、案例庫案例序號案例名稱案例內(nèi)容考核項(xiàng)目1健身游戲機(jī)設(shè)計(jì)1.1健身游戲機(jī)設(shè)計(jì)方案分析1.1.1健身游戲機(jī)原理框圖設(shè)計(jì)1.2 健身游戲機(jī)綜合設(shè)計(jì)

38、與時(shí)序仿真1.2.1健身游戲機(jī)程序設(shè)計(jì)1.2.2健身游戲機(jī)運(yùn)行測試1.2.3健身游戲機(jī)時(shí)序仿真結(jié)果1.3 健身游戲機(jī)硬件實(shí)現(xiàn)1.3.1健身游戲機(jī)硬件實(shí)現(xiàn)1.3.2健身游戲機(jī)設(shè)計(jì)報(bào)告2計(jì)算器設(shè)計(jì)2.1計(jì)算器設(shè)計(jì)方案分析2.1.1計(jì)算器原理框圖設(shè)計(jì)2.2 計(jì)算器VERILOG HDL描述與時(shí)序仿真2.2.1計(jì)算器程序設(shè)計(jì)2.2.2計(jì)算器運(yùn)行測試2.2.3計(jì)算器時(shí)序仿真結(jié)果2.3 計(jì)算器硬件實(shí)現(xiàn)2.3.1計(jì)算器硬件實(shí)現(xiàn)2.3.2計(jì)算器設(shè)計(jì)報(bào)告3三層電梯控制器設(shè)計(jì)3.1三層電梯控制器設(shè)計(jì)方案分析3.1.1三層電梯控制器原理框圖設(shè)計(jì)3.2 三層電梯控制器VERILOG HDL描述與時(shí)序仿真3.2.1三層電梯控制器程序設(shè)計(jì)3.2.2三層電梯控制器運(yùn)行測試3.2.3三層電梯控制器時(shí)序仿真結(jié)果3.3 三層電梯控制器硬件實(shí)現(xiàn)3.3.1三層電梯控制器硬件實(shí)現(xiàn)3.3.2三層電梯控制器設(shè)計(jì)報(bào)告4數(shù)字頻率計(jì)設(shè)計(jì)4.1數(shù)字頻率計(jì)設(shè)計(jì)方案分析4.1.1數(shù)字頻率計(jì)原理框圖設(shè)計(jì)4.2 數(shù)字頻率計(jì)VER