計(jì)算機(jī)組成原理試題

1、卷）考試試題紙（B計(jì)算機(jī)B.指令譯碼:D.數(shù)據(jù)譯碼。8. CPU中的譯碼器主要用于組成原理A.地址譯碼；C.選擇多路數(shù)據(jù)至ALU；姓名課程：計(jì)算機(jī)組成原理 班級(jí)學(xué)號(hào)：9. m址的無條件轉(zhuǎn)移指令功能是將指令中的地址碼送入。題號(hào)DRRR - Y四五六七八九十合計(jì)題分DRIRA. PC；B.地址寄存器:C.累加器：D. ALU。10總線通信中的同步控制是。 分）20選擇題（每題2分，共A.只適合于CPU控制的方式：B.由統(tǒng)時(shí)序控制的方式： o.主存儲(chǔ)器是計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備，它主要用來1C.只適合于外圉設(shè)備控制的方式：D.只適合于主存。B.存放程序A.存放數(shù)據(jù)C存放微程用D.存放數(shù)據(jù)和程序二.填空

2、題（每題1分，共20分）1.設(shè)機(jī)器字長(zhǎng)為16位，存儲(chǔ)器按字節(jié)編址，設(shè)PC當(dāng)前值為1000H,當(dāng)讀取條雙字 獨(dú)立的讀寫操作。存貯器，它能2.交叉存貯器實(shí)質(zhì)上是種執(zhí)行長(zhǎng)指令后，PC值為。A.模塊式并行多個(gè)串行多個(gè)B.模塊式2.在總線的異步通信方式中，通信的雙方可以通過AB 和 C 三種 一個(gè)多個(gè)串行整體式D.C.整體式并行類型聯(lián)絡(luò)。3.在DMA方式中，CPU和DIA控制器通常采用三種方法來分時(shí)使用主存，它們3.寄存 器間接尋址方式中，操作數(shù)處在是A、 B 和C。A.通用寄存器B.主存單元 4.完成一條指令般分為A 周期和 B 周期，前者完 C 操程序計(jì)數(shù)器C.D.堆棧作，后者完成D 操作。5.在組

3、合邏輯控制器中，微操作控制信號(hào)由 AB 和 C 決定。.響應(yīng)中斷請(qǐng)求的條件是4。6.集中式總線仲裁有：A_方式，B_方式和C 方式。.外設(shè)提出中斷；AB. 外設(shè)工作完成和系統(tǒng)允許時(shí)： 7. Cache是種A存儲(chǔ)器，是為了解決CPU和B之間C 上不匹配而釆”時(shí)。.外設(shè)工作完成和中斷屏蔽觸發(fā)器為“Cl CPUD.捉出中斷。 用的項(xiàng)重要硬件技術(shù)。.在程序的執(zhí)行過程中，5與主存的地址映射是由。Cache三.簡(jiǎn)答題（每題5分，共10分）.操作系統(tǒng)來管理的：AB .程序員調(diào)度的：1.已知X=-0. 01111,Y=+0. 11001,求X補(bǔ)，-X補(bǔ)，Y補(bǔ)，-丫補(bǔ)，X+Y=? , X-Y=?.由硬件自動(dòng)完成

4、的：C D .用戶軟件完成。判斷是否有溢出。2. CPU執(zhí)行段程序時(shí)，cache完成 存取的次數(shù)為5000次，主存完成存取的次數(shù)為.加法器采用先行進(jìn)位的目的是 - 62000次。已知cache存取周期為40癥，主存存取周期為160ns。求：.優(yōu)化加法器的結(jié)構(gòu)：A .節(jié)省器材：B 1） Cache命中率H, C.加速傳遞進(jìn)位信號(hào)：.增強(qiáng)加法器結(jié)構(gòu)。D2） Cache/主存系統(tǒng)的訪問效率e,3）平均訪問時(shí)間Ta。.水平型微指令的特點(diǎn)是7。 A.-次可以完成多個(gè)操作：.微指令的操作控制字段不進(jìn)行編碼；B.微指令的格式簡(jiǎn)短：C.微指令的格式較長(zhǎng)。D四.（10分）某機(jī)器中，已知配有個(gè)地址空間為（0000

5、-1FFF）的ROM區(qū)域，現(xiàn)在16用個(gè)SRAM芯片（8K X8位）形成一個(gè)16KX16位的ROM區(qū)域，起始地址為（2000）頁(yè)4共頁(yè)B-1第SRAM芯片有CS和WE控制端，CPU地址總線AA ,數(shù)據(jù)總線為。假設(shè)（2）若CPU現(xiàn)執(zhí) 行設(shè)備B的中斷服務(wù)程序,IM, IM, IM的狀態(tài)是什么?如果CPU的in畑執(zhí)行設(shè)備D的中斷服務(wù)程 序，IM, IM, IM的狀態(tài)又是什么？ /D一一D ,控制信號(hào)為R/W （讀寫），MREQ （當(dāng)存儲(chǔ)器讀或 寫時(shí)，該信號(hào)指0】汕（3）示地址總線上的地址是有效的）。要求：每級(jí)的能否對(duì)某個(gè)優(yōu) 先級(jí)的個(gè)別設(shè)備單獨(dú)進(jìn)行屏蔽？如果不能，采取什么方法可達(dá)到目的？ （1）滿足已知

6、條件的 存儲(chǔ)器，畫出地址譯碼方案。若設(shè)備2）畫岀ROMC 提出中斷請(qǐng)求，CPU立即進(jìn)行響應(yīng)，如何 調(diào)整才能滿足此要求與RAM同CPU連接圖。種操作，50五.某機(jī)機(jī)器字長(zhǎng)、指令字長(zhǎng)和存儲(chǔ)字長(zhǎng)均為16位，指令系統(tǒng)共能完成采用相對(duì) 尋址、間接、嵐接尋址。試問如構(gòu)成地址指令：）1）指令格式如何確定？各種尋址方式的有效 地址如何形成？（6分能否增加其他尋址方法？說明理由。（分）42）道，平均分，每個(gè)記錄而道數(shù)為200分）已知某磁盤存儲(chǔ)器轉(zhuǎn)速為六.（102400轉(zhuǎn)/ -60ms査 找時(shí)間為，每道存儲(chǔ)容量為96Kbit,求磁盤的存取時(shí)間與數(shù)據(jù)傳播為程序計(jì)數(shù)七.（10分所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指

7、令寄存器，PC為主存地址 寄存器，AR為主存（受RAV信號(hào)控制）器（具有自增功能），M控由加減控制信號(hào)決定完成 何種操作。ALU控制信號(hào)GDR為數(shù)據(jù)緩沖寄存器。寄存器的輸入農(nóng)示Y制的是個(gè)門電路。另外，線上標(biāo)注有控制信號(hào)，例如Y1的輸出控制信號(hào)。未標(biāo)注的線為直通線，不受控制。示寄 存器控制信號(hào)，RRu。的功能操作。請(qǐng)畫出該指）一R）十（R”指令完成現(xiàn)有“ADD RR（Ro?o2. o令的指令周期流程圖，并列出相應(yīng)的微命令控制信號(hào)療;列。假設(shè)該指令的地址已PC中。放入 標(biāo)準(zhǔn)答案卷B分)一、選擇題(20C5 ) 4) B A 3) B 1) D 2) ) BA 108) B 9) 6) C 7) A

8、20分)二、填空題(1002HB.半互鎖交替訪問主存DMA和CPUB.周期1. C.全互鎖2. A.不互鎖挪用C. 3. A.停止CPU訪問主存.執(zhí)行指令鏈?zhǔn)讲樵?.獨(dú)立請(qǐng)求.狀態(tài)條件C. 速度E.DB.執(zhí)行C.取指令和分析指令4. A取指 C時(shí)序 5.A.指令操作碼B計(jì)數(shù)器查詢主存7. A.高速緩沖三? =0.01111 解:1. X=1.01111 X -X=l.10001 W 補(bǔ)八.(10分)參見圖B162 這是個(gè)二維中斷系統(tǒng)，請(qǐng)問:2=1.00111 -Y =0.11001 =0.11001 YY在中斷情況下，CPU和設(shè)備的優(yōu)先級(jí)如何考慮？請(qǐng)按降序排列各設(shè)備的中斷優(yōu)先11.10001X

9、，,級(jí)。6-4ra6MCX4Sa4 .-4a00.11001YX-Y+ .00.01010異 X+YhO.01010卜Y11.10001 XX-Y因?yàn)榉?hào)位相異，所以結(jié)果發(fā)生溢出。2.=5000/5200=0. 96 )解：命中率 H = Nc/ (Nc+Nm)Tm/Tc=160Ns/40Ns=4cache 主存慢于的倍率訪問效率：e = 1 /-4)X0 .96=89 .3%8 9 3 = 4 5 n $平均訪問時(shí)間 T a =T c / e#11.00111U0.11000=5000/ (5000+2000 R =r + ( 1 r ) H = 1 / 4+(1= 4 0/0.頁(yè)4共頁(yè)B2

10、第四五 解：存儲(chǔ)器地址空間分布如圖所示，分三組，每組SKX16位。由此可得存儲(chǔ)器方案 要點(diǎn)如下：2分)(1) -地址指令格式為(為低位)：一一A (AA (1)組內(nèi)地址：012。 6 2 8組號(hào)譯碼使用2 : 4譯碼器：(2) AOPSRAM ) RAM ,各用兩片SRAM芯片位進(jìn)行并聯(lián)連接，其中片組成高3(21 50位，可完成種操作：其中，0P為操作碼，6位。8位，另片組成低2位，定義如下：X為尋址模式，譯 碼器使能控制端，該信號(hào)低電平(有效)時(shí)，譯碼器4作為2 :(4)用MREQEA=AX=00直接尋址，工作。+A PC) X=01相對(duì)尋址，EA= ( 5)(時(shí)存儲(chǔ)器執(zhí)行讀操R/W= 1的

11、 WE端連接，當(dāng)CPU的R/W信號(hào)與SRAM EA= (A) X=00間接尋址，時(shí)，存儲(chǔ)器執(zhí)行寫操作。當(dāng)R/W = O作，尚未使用，故課增加種尋址方式，如立即X=ll(2) 由于上述指令格式中尋址模式六2400解：轉(zhuǎn)/ 轉(zhuǎn)/秒分=40 ).5(ms5 = 120X平均等待時(shí)間為：1/4060ms + 12. 5ms = 72. 5ms磁盤存取時(shí)間為：rN，N = D / 秒數(shù)據(jù)傳播率：=96Kbit,r = 40 轉(zhuǎn)40 rND 96K = 3840K (bit/s)X=丫七中。中，相加結(jié)果放在R和RR指令是加法指令，參與運(yùn)算的二數(shù)放在ADD解:020 括取指令階段和執(zhí)行指令階段兩部分。每方框衣示個(gè)A3.3指令周期流程圖圖頁(yè)4共頁(yè)B3第CPU周期。其中框內(nèi)衣示數(shù)據(jù)傳送路徑，框外列出微操作控制信號(hào)。PC, G, ARi oPC-*ARR/W=l M-DR,G, IRi o,G, Yi 20執(zhí)R,G, Xi oo R -*X o行+, G, ROo R+RfRoo:八解：（1）在中斷情況下，CPU的優(yōu)先級(jí)最低。各設(shè)備優(yōu)先級(jí)次序是：A-B-C-D-E-F-G-H-I-CPU（2）執(zhí)行設(shè)備B