硬件筆試題01

1、硬件筆試題 模擬電路 1、基爾霍夫定理的內(nèi)容是什么 基爾霍夫定律包括電流定律和電壓定律 電流定律在集總電路中任何時刻對任一節(jié)點所有流出節(jié)點的支路電流的代數(shù)和恒等于零。 電壓定律在集總電路中任何時刻沿任一回路所有支路電壓的代數(shù)和恒等于零。 2、描述反饋電路的概念列舉他們的應(yīng)用。 反饋就是在電子系統(tǒng)中把輸出回路中的電量輸入到輸入回路中去。 反饋的類型有電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。 負反饋的優(yōu)點降低放大器的增益靈敏度改變輸入電阻和輸出電阻改善放大器的線性和非線性失真有效地擴展放大器的通頻帶自動調(diào)節(jié)作用。 電壓負反饋的特點電路的輸出電壓趨向于維持恒定。 電流負反饋的

2、特點電路的輸出電流趨向于維持恒定。 3、有源濾波器和無源濾波器的區(qū)別 無源濾波器這種電路主要有無源組件R、L和C組成 有源濾波器集成運放和R、C組成具有不用電感、體積小、重量輕等優(yōu)點。 集成運放的開環(huán)電壓增益和輸入阻抗均很高輸出電阻小構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限所以目前的有源濾波電路的工作頻率難以做得很高。 數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么 同步電路存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。 異步電路電路沒有統(tǒng)一的時鐘有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連這有這些觸發(fā)器的狀態(tài)變化

3、與時鐘脈沖同步而其它的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。 2、什么是線與邏輯要實現(xiàn)它在硬件特性上有什么具體要求 將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。 在硬件上要用OC門來實現(xiàn)同時在輸出端口加一個上拉電阻。由于不用OC門可能使灌電流過大而燒壞邏輯門。 3、解釋setup和hold time violation畫圖說明并說明解決辦法。威盛VIA2003.11.06上海筆試試題 Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿如上升沿有效T時間到達芯片這個T就是建立時間-

4、Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器只有在下一個時鐘上升沿數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器的時鐘信號上升沿到來以后數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間Hold time。建立時間是指在時鐘邊沿前數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間那么超過量就分別被稱為建立時間裕量和保持時間裕量。 4、什么是競爭與冒險現(xiàn)象怎樣判斷如何消除漢王筆試 在組合邏輯中由于門的輸入

5、信號通路中經(jīng)過了不同的延時導(dǎo)致到達該門的時間不一致叫競爭。 產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。 解決方法一是添加布爾式的消去項二是在芯片外部加電容。 5、名詞SRAM、SSRAM、SDRAMSRAM靜態(tài)RAM DRAM動態(tài)RAM SSRAMSynchronous Static Random Access Memory同步靜態(tài)隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。這一點與異步SRAM不同異步SRAM的訪問獨立于時鐘數(shù)據(jù)輸入和輸出都由地址的變化控制。 SDRAMSynch

6、ronous DRAM同步動態(tài)隨機存儲器 6、FPGA和ASIC的概念他們的區(qū)別。未知 答案FPGA是可編程ASIC。 ASIC:專用集成電路它是面向?qū)ｉT用途的電路專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求能以低研制成本短、交貨周期供貨的全定制半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。 7、什么叫做OTP片、掩膜片兩者的區(qū)別何在 OTP means one time program一次性編程 MTP means multi ti

7、me program多次性編程 OTPOne Time Program是MCU的一種存儲器類型 MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。 MASKROM的MCU價格便宜但程序在出廠時已經(jīng)固化適合程序固定不變的應(yīng)用場合 FALSHROM的MCU程序可以反復(fù)擦寫靈活性很強但價格較高適合對價格不敏感的應(yīng)用場合或做開發(fā)用途 OTP ROM的MCU價格介于前兩者之間同時又擁有一次性可編程能力適合既要求一定靈活性又要求低成本的應(yīng)用場合尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。 8、單片機上電后沒有運轉(zhuǎn)首先要檢查什么 首先應(yīng)該確認電源電壓是否

8、正常。用電壓表測量接地引腳跟電源引腳之間的電壓看是否是電源電壓例如常用的5V。 接下來就是檢查復(fù)位引腳電壓是否正常。分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值看是否正確。 然后再檢查晶振是否起振了一般用示波器來看晶振引腳的波形注意應(yīng)該使用示波器探頭的“X10”檔。另一個辦法是測量復(fù)位狀態(tài)下的IO口電平按住復(fù)位鍵不放然后測量IO口沒接外部上拉的P0口除外的電壓看是否是高電平如果不是高電平則多半是因為晶振沒有起振。 另外還要注意的地方是如果使用片內(nèi)ROM的話大部分情況下如此現(xiàn)在已經(jīng)很少有用外部擴ROM的了一定要將EA引腳拉高否則會出現(xiàn)程序亂跑的情況。有時用仿真器可以而燒入片子不行往往是因為EA引腳

9、沒拉高的緣故當(dāng)然晶振沒起振也是原因只一。經(jīng)過上面幾點的檢查一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話有時是因為電源濾波不好導(dǎo)致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話則需要再接一個更大濾波電容例如220uF的。遇到系統(tǒng)不穩(wěn)定時就可以并上電容試試越靠近芯片越好。 數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么仕蘭微電子 2、什么是同步邏輯和異步邏輯漢王筆試 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 電路設(shè)計可分類為同步電路和異步電路設(shè)計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作而異步電路不使用時鐘脈沖做同步其子系統(tǒng)

10、是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性-因此近年來對異步電路研究增加快速論文發(fā)表數(shù)以倍增而Intel Pentium 4處理器設(shè)計也開始采用異步電路設(shè)計。 異步電路主要是組合邏輯電路用于產(chǎn)生地址譯碼器、或的讀寫控制信號脈沖其邏輯輸出與任何時鐘信號都沒有關(guān)系譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。 3、什么是線與

11、邏輯要實現(xiàn)它在硬件特性上有什么具體要求漢王筆試 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上要用oc門來實現(xiàn)漏極或者集電極開路由于不用oc門可能使灌電流過大而燒壞邏輯門同時在輸出端口應(yīng)加一個上拉電阻。線或則是下拉電阻 4、什么是Setup 和Holdup時間漢王筆試 5、setup和holdup時間,區(qū)別.南山之橋 6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。未知 7、解釋setup和hold time violation畫圖說明并說明解決辦法。威盛VIA 2003.11.06 上海筆試試題 Setup/hold time 是測試芯片對輸入信號和時鐘

12、信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿如上升沿有效T時間到達芯片這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器只有在下一個時鐘上升沿數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間Hold time。建立時間是指在時鐘邊沿前數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話那么D

13、FF將不能正確地采樣到數(shù)據(jù)將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間那么超過量就分別被稱為建立時間裕量和保持時間裕量。 8、說說對數(shù)字邏輯中的競爭和冒險的理解并舉例說明競爭和冒險怎樣消除。仕蘭微電子 9、什么是競爭與冒險現(xiàn)象怎樣判斷如何消除漢王筆試 在組合邏輯中由于門的輸入信號通路中經(jīng)過了不同的延時導(dǎo)致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法一是添加布爾式的消去項二是在芯片外部加電容。 10、你知道那些常用邏輯電平TTL與COMS電平可以直接互連嗎漢王筆試 常用邏輯電平12

14、V5V3.3VTTL和CMOS不可以直接互連由于TTL是在0.3-3.6V之間而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 cmos的高低電平分別為:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos. 11、如何解決亞穩(wěn)態(tài)。飛利浦大唐筆試 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)時既無法預(yù)測該單元的輸出電平也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。

15、在這個穩(wěn)定期間觸發(fā)器輸出一些中間級電平或者可能處于振蕩狀態(tài)并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 解決方法 1 降低系統(tǒng)時鐘 2 用反應(yīng)更快的FF 3 引入同步機制防止亞穩(wěn)態(tài)傳播 4 改善時鐘質(zhì)量用邊沿變化快速的時鐘信號 關(guān)鍵是器件使用比較好的工藝和時鐘周期的裕量要大。 12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。南山之橋 同步復(fù)位在時鐘沿采復(fù)位信號完成復(fù)位動作。異步復(fù)位不管時鐘只要復(fù)位信號滿足條件就完成復(fù)位動作。 異步復(fù)位對復(fù)位信號要求比較高不能有毛刺如果其與時鐘關(guān)系不確定也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOORE 與 MEELEY狀態(tài)機的特征。南山之橋 Moo re 狀態(tài)

16、機的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān), 這 14、多時域設(shè)計中,如何處理信號跨時域。南山之橋 不同的時鐘域之間信號通信時需要進行同步處理這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響其中對于單個控制信號可以用兩級同步器如電平、邊沿檢測和脈沖對多位信號可以用FIFO,雙口RAM握手信號等。 跨時域的信號要經(jīng)過同步器同步防止亞穩(wěn)態(tài)傳播。例如時鐘域1中的一個信號要送到時鐘域2那么在這個信號送到時鐘域2之前要先經(jīng)過時鐘域2的同步器同步后才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器其時鐘

17、為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號可能不滿足時鐘域2中觸發(fā)器的建立保持時間而產(chǎn)生亞穩(wěn)態(tài)因為它們之間沒有必然關(guān)系是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號或地址。當(dāng)同步的是地址時一般該地址應(yīng)采用格雷碼因為格雷碼每次只變一位相當(dāng)于每次只有一個同步器在起作用這樣可以降低出錯概率象異步FIFO的設(shè)計中比較讀寫地址的大小時就是用這種方法。 如果兩個時鐘域之間傳送大量的數(shù)據(jù)可以用異步FIFO來解決問題。 15、給了reg的setup,hold時間求中間組合邏輯的delay范圍。飛利浦大唐筆試 Delay T+T2max,T3h

18、oldT1min+T2min 17、給出某個一般時序電路的圖有Tsetup,Tdelay,Tck-q,還有 clock的delay,寫出決定最大時鐘的因素同時給出表達式。威盛VIA 2003.11.06 上海筆試試題 T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。威盛VIA 2003.11.06 上海筆試試題 靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑計算信號在這些路徑上的傳播延時檢查信號的建立和保持時間是否滿足時序要求通過對最大路徑延時和最小路徑延時的分析找出違背時

19、序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑且運行速度很快、占用內(nèi)存較少不僅可以對芯片設(shè)計進行全面的時序功能檢查而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。 動態(tài)時序模擬就是通常的仿真因為不可能產(chǎn)生完備的測試向量覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中無法暴露一些路徑上可能存在的時序問題 19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。威盛VIA2003.11.06 上海筆試試題 關(guān)鍵將第二級信號放到最后輸出一級輸出同時注意修改片選信號保證其優(yōu)先級未被修改。 20、給出一個門級的圖又給了各個門的傳輸延時問

20、關(guān)鍵路徑是什么還問給出輸入使得輸出依賴于關(guān)鍵路徑。未知 21、邏輯方面數(shù)字電路的卡諾圖化簡時序同步異步差異觸發(fā)器有幾種區(qū)別優(yōu)點全加器等等。未知 22、卡諾圖寫出邏輯表達使。威盛VIA 2003.11.06 上海筆試試題 23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。威盛 卡諾圖化簡一般是四輸入記住00 01 11 10順序 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith

21、 P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfercurve? 威盛筆試題circuit design-beijing-03.11.09 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS

22、 and explain? 26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大仕蘭微電子 和載流子有關(guān)P管是空穴導(dǎo)電N管電子導(dǎo)電電子的遷移率大于空穴同樣的電場下N管的電流大于P管因此要增大P管的寬長比使之對稱這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等 27、用mos管搭出一個二輸入與非門。揚智電子筆試 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for out

23、put rising edge.(less delay time)。威盛筆試題circuit design-beijing-03.11.09 29、畫出NOT,NAND,NOR的符號真值表還有transistor level的電路。Infineon筆試 30、畫出CMOS的圖畫出tow-to-one mux gate。威盛VIA 2003.11.06 上海筆試試題 31、用一個二選一mux和一個inv實現(xiàn)異或。飛利浦大唐筆試 input a,b; output c; assign c=a?(b):(b); 32、畫出Y=A*B+C的cmos電路圖?？茝V試題 33、用邏輯們和cmos電路實現(xiàn)ab

24、+cd。飛利浦大唐筆試 34、畫出CMOS電路的晶體管級電路圖實現(xiàn)Y=A*B+C(D+E)。仕蘭微電子 以上均為畫COMS電路圖實現(xiàn)一給定的邏輯表達式。 35、利用4選1實現(xiàn)F(x,y,z)=xz+yz。未知 x,y作為4選1的數(shù)據(jù)選擇輸入四個數(shù)據(jù)輸入端分別是z或者z的反相01 36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn) 實際上就是化 化成最小項之和的形式后根據(jù)(A*B)*(C*D)=AB+CD 37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖根據(jù)輸入波形畫出各點波形。Infineon筆試 思路得出邏輯表達式然后根據(jù)輸入計算輸出 38、為

25、了實現(xiàn)邏輯A XOR BOR C AND D請選用以下邏輯中的一種并說明為什么1INV 2AND 3OR 4NAND 5NOR 6XOR 答案NAND未知 39、用與非門等設(shè)計全加法器。華為 40、給出兩個門電路讓你分析異同。華為 41、用簡單電路實現(xiàn)當(dāng)A為輸入時輸出B波形為仕蘭微電子 寫邏輯表達式然后化簡 42、A,B,C,D,E進行投票多數(shù)服從少數(shù)輸出是F也就是如果A,B,C,D,E中1的個數(shù)比0 多那么F輸出為1否則F為0用與非門實現(xiàn)輸入數(shù)目沒有限制。未知 寫邏輯表達式然后化簡 43、用波形表示D觸發(fā)器的功能。揚智電子筆試 easy 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。揚智電子筆試

26、45、用邏輯們畫出D觸發(fā)器。威盛VIA 2003.11.06 上海筆試試題 46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。威盛 47、畫出一種CMOS的D鎖存器的電路圖和版圖。未知 48、D觸發(fā)器和D鎖存器的區(qū)別。新太硬件面試 鎖存器是一種脈沖電平敏感的存儲單元。最主要的特點是具有使能性的鎖存電平功能，即在使能信號有效時，可以鎖住輸出信號保持不變，而在使能信號失效時，輸出與輸入相同，等效于一個輸出緩沖器。 觸發(fā)器又叫雙穩(wěn)態(tài)觸發(fā)器，隨著輸入的變化，輸出會產(chǎn)生對應(yīng)的變化。它通常是由至少兩個相同的門電路構(gòu)成的具有反饋性質(zhì)的組合邏輯電路。應(yīng)用中為了使觸發(fā)過程容易控制，而做成由時鐘觸發(fā)控制的時序邏輯

27、電路。常見的有SR觸發(fā)器，D觸發(fā)器，JK觸發(fā)器。觸發(fā)器通常有兩種狀態(tài)，保持態(tài)和轉(zhuǎn)化態(tài)，分別對應(yīng)兩種輸入情況，在保持態(tài)下輸出會維持在當(dāng)前狀態(tài)不改變，而在轉(zhuǎn)化態(tài)下輸出會按規(guī)律順序改變。在實際的數(shù)字系統(tǒng)中往往包含大量的存儲單元，而且經(jīng)常要求他們在同一時刻同步動作，為達到這個目的，在每個存儲單元電路上引入一個時鐘脈沖（CLK）作為控制信號，只有當(dāng)CLK到來時電路才被“觸發(fā)”而動作，并根據(jù)輸入信號改變輸出狀態(tài)。把這種在時鐘信號觸發(fā)時才能動作的存儲單元電路稱為觸發(fā)器，以區(qū)別沒有時鐘信號控制的鎖存器 49、簡述latch和filp-flop的異同。未知 50、LATCH和DFF的概念和區(qū)別。未知 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。南山之橋latch是電平觸發(fā)register是邊沿觸發(fā)register在同一時鐘邊沿觸發(fā)下動作符合同步電路的設(shè)計思想而latch則屬于異步電路設(shè)計往往會導(dǎo)致時序分析困難不適當(dāng)?shù)膽?yīng)用latch則會大量浪費芯片資源。 52、用D觸