數(shù)字電子技術(shù)項目八大規(guī)模數(shù)字集成器件及應(yīng)用

1、數(shù)字電子技術(shù)工程八大規(guī)模數(shù)數(shù)字電子技術(shù)工程八大規(guī)模數(shù)字集成器件及應(yīng)用字集成器件及應(yīng)用目 錄1數(shù)制和碼制2邏輯門電路3組合邏輯電路4集成觸發(fā)器5時序邏輯電路6脈沖信號的產(chǎn)生與整形7數(shù)模和模數(shù)轉(zhuǎn)換器8大規(guī)模數(shù)字集成器件及應(yīng)用任務(wù)任務(wù)8.1 8.1 半導(dǎo)體存儲器半導(dǎo)體存儲器只讀存儲器4.電可擦除可編程ROM(EEPROM)EEPROM與EPROM的不同之處在于，在擦除和編程寫入時，不需要從系統(tǒng)中取下，直接可用電氣方式在線編程和擦除，并且是按字節(jié)進(jìn)行編程和擦除。EEPROM根本存儲電路的結(jié)構(gòu)示意圖如圖8.4所示。任務(wù)任務(wù)8.1 8.1 半導(dǎo)體存儲器半導(dǎo)體存儲器只讀存儲器5.Flash 存儲器(Flas

2、h Memory)Flash Memory是一種新型的半導(dǎo)體存儲器。Flash Memory的主要特點有以下幾點。1固有的非易失性 它不同于靜態(tài)RAM，不需要用備用電池來確保數(shù)據(jù)存留，也不需要用磁盤作為動態(tài)RAM的后備存儲器。2可直接執(zhí)行由于省去了從磁盤到RAM的加載步驟，查詢或等待時間僅取決于閃速存儲器，用戶可充分享受程序和文件的高速存取以及系統(tǒng)的迅速啟動。3經(jīng)濟(jì)的高密度 Intel 的1 M 位Flash Memory的本錢按每位計要比靜態(tài)RAM低一半以上(還不包括靜態(tài)RAM 電池的額外花費和占用空間)。4固態(tài)性能 Flash Memory是一種低功耗、高密度且沒有移動局部的半導(dǎo)體技術(shù)。任

3、務(wù)任務(wù)8.1 8.1 半導(dǎo)體存儲器半導(dǎo)體存儲器隨機存儲器1.靜態(tài)隨機存儲器SRAM1SRAM的結(jié)構(gòu)和工作原理SRAM電路一般由存儲矩陣、地址譯碼器和讀/寫控制電路也叫輸入/輸出電路三局部組成，其框圖如圖8.5所示。一個RAM有三根線：地址線，是單向的，它傳送地址碼二進(jìn)制，以便按地址訪問存儲單元。數(shù)據(jù)線，是雙向的，它將數(shù)據(jù)碼二進(jìn)制數(shù)送入存儲矩陣或從存儲矩陣讀出。讀/寫控制線，傳送讀寫命令，即讀時不寫，寫時不讀。任務(wù)任務(wù)8.1 8.1 半導(dǎo)體存儲器半導(dǎo)體存儲器隨機存儲器2靜態(tài)RAM的根本存儲單元 靜態(tài)RAM的根本存儲單元是由6個MOS管構(gòu)成的雙穩(wěn)態(tài)觸發(fā)器組成的，如圖8.6所示。雙穩(wěn)態(tài)觸發(fā)器構(gòu)成了信

4、息的根本存儲單元。任務(wù)任務(wù)8.1 8.1 半導(dǎo)體存儲器半導(dǎo)體存儲器隨機存儲器2.動態(tài)隨機儲存器DRAMDRAM 是利用 MOS管柵極分布電容的充放電來保存信息的，具有集成度高、功耗小、價格低等特點，微機內(nèi)存儲器幾乎毫無例外都是由 DRAM組成。常見的DRAM 存儲單元有 4 管、3 管和單管 3 種。由于單管電路所需的元件數(shù)量少，集成度高，因此以它為例介紹DRAM 的存儲原理。單管動態(tài)存儲單元如圖8.7所示，它由一個 MOS管T1和電容C構(gòu)成。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程邏輯器件 Programmable Logic Device，PLD是大規(guī)模集成電路的飛速開展

5、與計算機輔助設(shè)計CAD、計算機輔助生產(chǎn)CAM和計算機輔助測試CAT相結(jié)合的一種產(chǎn)物，是當(dāng)前數(shù)字系統(tǒng)設(shè)計的主要硬件根底?？删幊踢壿嬈骷LD的根本結(jié)構(gòu)如圖8.8所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程陣列邏輯1.PAL器件的根本結(jié)構(gòu)PAL器件的構(gòu)成原理是以邏輯函數(shù)的最簡與或式為主要依據(jù)，其根本結(jié)構(gòu)如圖8.9所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程陣列邏輯2.PAL的輸出和反響結(jié)構(gòu)1專用輸出的根本門陣列結(jié)構(gòu)專用輸出結(jié)構(gòu)如圖8.10所示，組合邏輯宜采用這種結(jié)構(gòu)。2可編程I/O結(jié)構(gòu) 可編程I/O結(jié)構(gòu)如圖8.11所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件

6、可編程邏輯器件可編程陣列邏輯3存放(時序)輸出結(jié)構(gòu) 存放輸出結(jié)構(gòu)如圖8.12所示4異或結(jié)構(gòu)異或結(jié)構(gòu)的PAL器件主要是在輸出局部增加了一個異或門，如圖8.13所示，把乘積和分為2個和項，這2個和項相異或后，在時鐘的上升沿存入D觸發(fā)器內(nèi)。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程陣列邏輯5算術(shù)選通反響結(jié)構(gòu)這種結(jié)構(gòu)是在異或結(jié)構(gòu)的根底上增加了反響選通電路，如圖8.14所示如圖8.15所示，這種結(jié)構(gòu)的PAL對實現(xiàn)快速算術(shù)操作如相加、相減、大于、小于等很有用。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程陣列邏輯3.PAL器件實例介紹1PAL器件命名方法 PAL器件的型號定義如

7、圖8.16所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程陣列邏輯2PAL器件實例介紹下面為采用PAL16L8實現(xiàn)的2位二進(jìn)制乘法器的例子，以初步了解PAL的應(yīng)用。其中A1A0為被乘數(shù)，B1B0為乘數(shù)，P3P2P1P0為其積，P3P2P1P0的真值表見表8.2。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件可編程陣列邏輯如圖8.17所示是實現(xiàn)上述邏輯功能的電路連接方法之一，圖中NC為不接的空腳。3PAL器件的主要性能特點與中小規(guī)模集成電路相比，PAL器件的集成度明顯增加，功能有所增強。但由于PAL器件輸出方式固定，編程靈活性較差。而且，PAL器件采用 PROM 工藝，只能

8、一次性編程，從而使其應(yīng)用受到影響。一般而言，PAL器件只能實現(xiàn)組合電路和計數(shù)器、移位存放器等比較簡單的時序邏輯電路，大多數(shù)復(fù)雜的時序邏輯功能PAL器件很難做到。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯1.GAL器件的根本結(jié)構(gòu)圖8.18是GAL16V8的邏輯圖，它由輸入緩沖器左邊8個緩沖器、輸出三態(tài)緩沖器右邊8個緩沖器、與陣列、輸出反響輸入緩沖器中間8個緩沖器、輸出邏輯宏單元OLMC其中包含或門陣列以及時鐘和輸出選通信號緩沖器組成。4個多路數(shù)據(jù)選擇器是OLMC的關(guān)鍵器件，它們分別是乘積項數(shù)據(jù)選擇器PTMUX、輸出控制數(shù)據(jù)選擇器OMUX、輸出三態(tài)控制數(shù)據(jù)選擇器TSMUX以及

9、反響控制數(shù)據(jù)選擇器FMUX。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯圖8.19為 GAL器件輸出邏輯宏單元OLMC的結(jié)構(gòu)圖。GAL有以下幾種工作方式：純輸入方式：1腳和11腳為數(shù)據(jù)輸入端，三態(tài)門不通(呈高阻抗)；純組合輸出：1腳和11腳為數(shù)據(jù)輸入端，所有輸出都是組合型的，三態(tài)門總是選通的；帶反響的組合輸出：1腳和11腳為數(shù)據(jù)輸入端，所有輸出是組合型的，但三態(tài)門由第一乘積項選通； 時序方式：1腳=CK，11腳=，至少有一個宏單元的輸出是存放型的。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯2.GAL器件的控制字GAL16V8的結(jié)構(gòu)控制字如圖8.20所示

10、。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯表8.3列出了控制信號SYN、AC0、AC1n及XORn與OLMCn的配置關(guān)系。正是由于GAL器件的這種靈活配置，給設(shè)計者提供了極大的方便，其優(yōu)越性大大超過PAL器件。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯3.GAL器件行地址分配GAL16V8的行地址分配如圖8.21所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯4.GAL器件命名及性能特點1GAL器件命名方法常用GAL器件一般分為普通型、通用型、異步型和在線可編程型4個系列。GAL器件的命名方法如圖8.22所示。任務(wù)任務(wù)8.2

11、8.2 可編程邏輯器件可編程邏輯器件通用陣列邏輯2GAL器件的主要性能特點在表達(dá)了GAL器件的根本電路結(jié)構(gòu)和工作原理之后，下面進(jìn)一步歸納GAL器件的主要性能特點。GAL器件采用電擦除工藝，可以重復(fù)編程使用。GAL器件采用高性能的EECMOS工藝，具有與雙極型器件相似的高速性能，最大傳輸時間為1040 ns，而功耗僅為雙極型PAL器件的1/2或1/4?？删幊梯敵鲞壿嫼陠卧狾LMC使GAL器件在復(fù)雜邏輯設(shè)計中具有極大的靈活性，大大縮小了系統(tǒng)的體積，提高了可靠性。GAL器件與PAL器件兼容。對每個輸出存放器的狀態(tài)可進(jìn)行預(yù)置，從而能測試電路在無效狀態(tài)時能否進(jìn)入有效狀態(tài)的正常運行，即可檢查時序電路的自啟

12、動能力，并提供了100%的可測試性。具有上電復(fù)位功能，開電源時向每個存放器提供一個復(fù)位信號，使存放器的Q端為0，反向后輸出為高電平。加密單元可防止對電路設(shè)計的抄襲。電子標(biāo)簽方便了文檔管理，提高了生產(chǎn)效率。EECMOS工藝使編程數(shù)據(jù)可以保存20年以上。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件現(xiàn)場可編程門陣列1.現(xiàn)場可編程門陣列FPGA的根本結(jié)構(gòu)下面主要以Xilinx公司的第三代FPGA產(chǎn)品XC4000系列為例，介紹FPGA的電路結(jié)構(gòu)和工作原理。FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這三種可編程電路是：可編程邏輯塊(Configurable Log

13、ic Block，CLB)、輸入/輸出模塊(I/O Block，IOB)和互連資源(Interconnect Resource，IR)。FPGA的根本結(jié)構(gòu)如圖8.23所示，可編程邏輯塊(CLB)是實現(xiàn)邏輯功能的根本單元，它們通常規(guī)那么地排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源(IR)包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件現(xiàn)場可編程門陣列1可編程邏輯塊(CL

14、B) CLB是FPGA的主要組成局部。圖8.24(a)所示是XC4000系列的CLB根本結(jié)構(gòu)框架圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。在CLB中，三個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G、F和H。這三個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達(dá)9變量的組合邏輯函數(shù)，如圖8.24(b)所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件現(xiàn)場可編程門陣列2輸入/輸出模塊(IOB) IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，其結(jié)構(gòu)如圖8.25所示。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件現(xiàn)場可編

15、程門陣列3可編程互連資源(IR)IR可以將FPGA內(nèi)部的CLB和CLB、CLB和IOB連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。單長度線連接結(jié)構(gòu)如圖8.26(a)所示。這些連線是貫穿于CLB之間的8條垂直和水平金屬線段，在這些金屬線段的交叉點處是可編程開關(guān)矩陣。CLB的輸入和輸出分別接至相鄰的單長度線，進(jìn)而可與編程開關(guān)矩陣相連。通過編程，可控制開關(guān)矩陣實現(xiàn)將某個CLB與其他CLB或IOB相連。 雙長度線連接結(jié)構(gòu)如圖8.26(b)所示。它包括夾在CLB之間的四條垂直和水平金屬線段。雙長度線金屬線段的長度是單長度線

16、金屬線段的兩倍，要在穿過兩個CLB之后，這些金屬線段才與可編程的開關(guān)矩陣相連。因此，通用雙長線可使兩個相隔(非相鄰)的CLB連接起來。任務(wù)任務(wù)8.2 8.2 可編程邏輯器件可編程邏輯器件現(xiàn)場可編程門陣列圖8.26(c)給出了一個利用單/雙長度線連接CLB的例如。從圖中可看出：利用一條單長度線，可將兩個相鄰的CLB1和CLB2互連；利用一條雙長度線，可將兩個相隔的CLB3和CLB4互連。雙長度線連接結(jié)構(gòu)如圖8.26(d)所示。由長線網(wǎng)構(gòu)成的金屬網(wǎng)絡(luò)，布滿了陣列的全部長和寬，這些長線不經(jīng)過可編程開關(guān)矩陣，信號延時時間小。實訓(xùn)任務(wù)計數(shù)器的計數(shù)器的EDAEDA設(shè)計設(shè)計圖圖8.278.27為電子鐘原理框

17、圖，圖為電子鐘原理框圖，圖8.288.28為其對應(yīng)的數(shù)字電子鐘電路原理圖，試完成以下各局部功能的邏為其對應(yīng)的數(shù)字電子鐘電路原理圖，試完成以下各局部功能的邏輯設(shè)計輯設(shè)計1 1使用原理圖輸入法完成模使用原理圖輸入法完成模6060和模和模1212計數(shù)器的設(shè)計。計數(shù)器的設(shè)計。 2 2使用硬件描述語言完成分頻器、七段譯碼器的設(shè)計。使用硬件描述語言完成分頻器、七段譯碼器的設(shè)計。 3 3使用功能仿真單獨仿真驗證每個模塊的功能。使用功能仿真單獨仿真驗證每個模塊的功能。 4 4產(chǎn)生頂層模塊，完成電子鐘的設(shè)計。產(chǎn)生頂層模塊，完成電子鐘的設(shè)計。 5 5選擇目標(biāo)器件，編譯頂層設(shè)計，在編譯報告中查看時序分析結(jié)果和器件資

18、源占用情況。選擇目標(biāo)器件，編譯頂層設(shè)計，在編譯報告中查看時序分析結(jié)果和器件資源占用情況。 6 6在分配編輯器中完成引腳分配。在分配編輯器中完成引腳分配。實訓(xùn)任務(wù)實訓(xùn)任務(wù)知識拓展根據(jù)學(xué)校院數(shù)控機床的數(shù)量和學(xué)生的數(shù)量，把學(xué)生分成假設(shè)干小組互相講解數(shù)控機床的結(jié)構(gòu)組成和各局部的功用?？删幊踢壿嬈骷S家介紹可編程邏輯器件廠家介紹隨著可編程邏輯器件應(yīng)用的日益廣泛，許多隨著可編程邏輯器件應(yīng)用的日益廣泛，許多ICIC制造廠家涉足制造廠家涉足PLD/FPGAPLD/FPGA領(lǐng)域。目前世界上有十幾家領(lǐng)域。目前世界上有十幾家生產(chǎn)生產(chǎn)CPLD/FPGACPLD/FPGA的公司，其中最大的三家是：的公司，其中最大的三家

19、是：AlteraAltera、XilinxXilinx、LatticeLattice，并且，并且AlteraAltera和和XilinxXilinx占了占了60%60%以上的市場份額。以上的市場份額。1.Altera1.Altera：2020世紀(jì)世紀(jì)9090年代以后年代以后AlteraAltera的規(guī)模開展很快，是最大可編程邏輯器件供給商之一。主要的規(guī)模開展很快，是最大可編程邏輯器件供給商之一。主要產(chǎn)品有產(chǎn)品有MAX3000/7000MAX3000/7000、FLEX10KFLEX10K、APEX20KAPEX20K、ACEX1KACEX1K、StratixStratix、CycloneCyc

20、lone等。開發(fā)軟件為等。開發(fā)軟件為Quartus IIQuartus II。2.Xilixn2.Xilixn：FPGAFPGA的創(chuàng)造者，老牌的創(chuàng)造者，老牌FPGAFPGA公司，是最大可編程邏輯器件供給商之一。產(chǎn)品種類較全，公司，是最大可編程邏輯器件供給商之一。產(chǎn)品種類較全，主要有主要有XC9500XC9500、CoolrunnerCoolrunner、SpartanSpartan、VirtexVirtex等。開發(fā)軟件為等。開發(fā)軟件為ISEISE。通常來說，在歐洲和美國用。通常來說，在歐洲和美國用XilinxXilinx的用戶較多，在日本等亞太地區(qū)用的用戶較多，在日本等亞太地區(qū)用AlteraA

21、ltera的用戶較多。的用戶較多。 全球全球PLD/FPGAPLD/FPGA產(chǎn)品產(chǎn)品60%60%以上是由以上是由AlteraAltera和和XilinxXilinx提供的。提供的。 可以講可以講AlteraAltera和和XilinxXilinx共同決定著共同決定著PLDPLD技術(shù)的開展方向。技術(shù)的開展方向。知識拓展根據(jù)學(xué)校院數(shù)控機床的數(shù)量和學(xué)生的數(shù)量，把學(xué)生分成假設(shè)干小組互相講解數(shù)控機床的結(jié)構(gòu)組成和各局部的功用。3.Lattice：Lattice是ISP技術(shù)的創(chuàng)造者,ISP技術(shù)極大地促進(jìn)了PLD產(chǎn)品的開展，與Altera和Xilinx相比，其開發(fā)工具略遜一籌。中小規(guī)模PLD比較有特色， 19

22、99年推出可編程模擬器件。1999年收購Vantis原AMD子公司,成為第三大可編程邏輯器件供給商。2001年12月收購Agere公司原Lucent微電子部的FPGA部門。主要產(chǎn)品有ispMACH4000、EC/ECP、XO、XP以及可編程模擬器件等。4.Actel：反熔絲一次性燒寫PLD的領(lǐng)導(dǎo)者，由于反熔絲PLD抗輻射，耐上下溫，功耗低，速度快，所以在軍品和宇航用品上有較大優(yōu)勢。Altera和Xilinx那么較少涉足軍品和宇航市場。Actel在中國地區(qū)代理商是裕利科匯二部)和世強電訊。5.Cypress : PLD/FPGA不是Cypress的主要業(yè)務(wù)，但有一定的用戶群，中國地區(qū)代理商有富昌

23、電子、德創(chuàng)電子等。6.Quicklogic :專業(yè)PLD/FPGA公司，以一次性反熔絲工藝為主，有一些集成硬核的FPGA比較有特色，但總體上在中國地區(qū)銷售量不大。知識拓展根據(jù)學(xué)校院數(shù)控機床的數(shù)量和學(xué)生的數(shù)量，把學(xué)生分成假設(shè)干小組互相講解數(shù)控機床的結(jié)構(gòu)組成和各局部的功用。7.Atmel:PLD/FPGA不是Atmel的主要業(yè)務(wù)，中小規(guī)模PLD做得不錯。Atmel也做了一些與Altera和Xilinx兼容的片子，但在品質(zhì)上與原廠家還是有一些差距的，在高可靠性產(chǎn)品中使用較少，多用在低端產(chǎn)品上。Atmel代理商較多，有五六家。8.WSI：生產(chǎn)PSD單片機可編程外圍芯片產(chǎn)品。這是一種特殊的PLD，如PS

24、D8xx、PSD9xx、集成了PLD、EPROM、Flash,并支持ISP在線編程,價格偏貴一點，但集成度高，主要用于配合單片機工作。2000年8月WSI被ST收購。知識拓展根據(jù)學(xué)校院數(shù)控機床的數(shù)量和學(xué)生的數(shù)量，把學(xué)生分成假設(shè)干小組互相講解數(shù)控機床的結(jié)構(gòu)組成和各局部的功用。軟件介紹軟件介紹Altera Altera 公司的公司的 EDA EDA 開發(fā)工具有開發(fā)工具有 Max MaxPlus II Plus II 和和Quartus II Quartus II 兩種。兩種。MaxMaxPlus II Plus II 界面友好、界面友好、使用便捷，被譽為業(yè)界最易學(xué)易用的使用便捷，被譽為業(yè)界最易學(xué)易

25、用的 EDA EDA 軟件。它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持軟件。它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持 MAX MAX 系列系列、FLEX FLEX 系列及系列及ACEX1K ACEX1K 系列等系列等 CPLD/FPGA CPLD/FPGA 器件?？梢允褂迷韴D輸入和硬件描述語言輸入等多種器件?？梢允褂迷韴D輸入和硬件描述語言輸入等多種描述方式。描述方式。隨著技術(shù)的開展，用戶對開發(fā)工具的要求越來越高，隨著技術(shù)的開展，用戶對開發(fā)工具的要求越來越高，Altera Altera 公司適時推出了新的開發(fā)工具公司適時推出了新的開發(fā)工具 Quartus II Quartus II 軟件。軟件。Quartus II Quartus II 集成環(huán)境包括以下內(nèi)容：