數(shù)電課設(shè)四位二進制減法計數(shù)(缺1001101011011110)

1、沈陽理工大學學士學位論文 成 績 評 定 表學生姓名有緣人班級學號120306專 業(yè)通信工程課程設(shè)計題目四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 1110）評語組長簽字：成績?nèi)掌?201 年 月 日課程設(shè)計任務(wù)書學 院信息科學與工程學院專 業(yè)通信工程學生姓名有緣人班級學號120306課程設(shè)計題目實踐教學要求與任務(wù):1、了解數(shù)字系統(tǒng)設(shè)計方法2、熟悉VHDL語言及其仿真環(huán)境、下載方法3、熟悉Multisim環(huán)境4、設(shè)計實現(xiàn)四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 1110）工作計劃與進度安排:第一周 熟悉Multisim環(huán)境及Quartus環(huán)境，練習數(shù)字系統(tǒng)

2、設(shè)計方法， 包括采用觸發(fā)器設(shè)計和超高速硬件描述語言設(shè)計，體會自上而 下、自下而上設(shè)計方法的優(yōu)缺點。第二周 在Quartus環(huán)境中用VHDL語言實現(xiàn)四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 1110），在仿真器上 顯示結(jié)果波形，并下載到目標芯片上，在實驗箱上觀察輸出結(jié)果。 在Multisim環(huán)境中仿真實現(xiàn)四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 1110），并通過虛擬儀器驗證 其正確性。指導教師： 201 年 月 日專業(yè)負責人：201 年 月 日學院教學副院長：201 年 月 日摘 要集成芯片的出現(xiàn)以其超高度集成化，開始翻天覆地改變我們的生活。而傳統(tǒng)的電路

3、設(shè)計方法卻越來越無法適應(yīng)這極其復(fù)雜的電路設(shè)計要求。因此，出現(xiàn)了EDA技術(shù)，解決了此問題。而作為EDA的設(shè)計入口語言，VHDL是使用最普遍的一種硬件描述語。本文就是利用在Quartus環(huán)境中用VHDL語言實現(xiàn)四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 1110）。此外，本文還利用Multisim作為另一種方法實現(xiàn)四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 1110）及仿真。關(guān)鍵詞：集成；EDA；VHDL16目錄1課程設(shè)計目的22課設(shè)題目實現(xiàn)框圖33實現(xiàn)過程431 VHDL實現(xiàn)過程43.1.1建立工程43.1.2VHDL源程序63.1.3編譯及仿真過程83.1.

4、4引腳鎖定及下載93.1.5仿真結(jié)果分析103.2電路設(shè)計113.2.1設(shè)計原理113.2.2基于Multisim的設(shè)計電路圖133.2.3邏輯分析儀顯示的波形及仿真結(jié)果分析144設(shè)計體會155參考文獻161課程設(shè)計目的1、熟悉Multisim環(huán)境及Quartus環(huán)境，練習數(shù)字系統(tǒng)設(shè)計方法，包括采用觸發(fā)器設(shè)計和超高速硬件描述語言設(shè)計，體會自上而下、自下而上設(shè)計方法的優(yōu)缺點。2、在Quartus環(huán)境中用VHDL語言實現(xiàn)（各人題目），在仿真器上顯示結(jié)果波形，并下載到目標芯片上，在實驗箱上觀察輸出結(jié)果。在Multisim環(huán)境中仿真實現(xiàn)四位二進制數(shù)減計數(shù)（缺1010 1011 1100 1101 11

5、10），并通過虛擬儀器驗證其正確性。2課設(shè)題目實現(xiàn)框圖圖2.1所示是按照四位二進制減法計數(shù)規(guī)律畫出的狀態(tài)圖。 /C排列：Q3nQ2nQ1nQ0n圖2.1 四位二進制減法計數(shù)規(guī)律畫出的狀態(tài)圖其中，按照題目要求，在狀態(tài)過程中不出現(xiàn)1001、1010、1101、1110。3實現(xiàn)過程31 VHDL實現(xiàn)過程3.1.1建立工程a打開桌面上的Quartus，界面如圖3.1圖 3.1b在file菜單中選擇new project wiar，在彈出的窗口中的flle name輸入工程名字，注意名字要與實體名一致。如圖3.2圖3.2c點擊next，在family中選擇cyclone，并且選擇EP1C60240C8完

6、成建立工程向?qū)АＨ鐖D3.3圖 3.33.1.2VHDL源程序在file菜單選擇new建立VHDL file文件，如圖3.4圖 3.4建立VHDL file文件其代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity c16 isport(cp: in std_logic;q:out std_logic_vector(3 downto 0);end c16;architecture one of c16 issignal count:std_logic_vector(3 downto

7、 0);beginprocess(cp)beginif cpevent and cp=1thenif count=0000thencount=1111;else count=count-1;end if;end if;if count=1110thencount=count-2;end if;if count=1010thencount=count-2;end if;end process;q=count;end one;3.1.3編譯及仿真過程a點擊編譯按鈕即可完成編譯；b在file菜單中選擇new建立Vecto Waveform File文件；在其窗口的name下邊空白處右擊鼠標，選擇In

8、sert Node Bus,選擇Node Finder,在File欄選擇Pins:all,點擊List后再點擊“”即可OK；如圖3.5c保存Vecto Waveform File文件，點擊仿真按鈕即可進行仿真；d仿真結(jié)果如圖3.6。圖 3.5圖 3.63.1.4引腳鎖定及下載a在Assingments菜單中選擇Pins彈出窗口，如圖3.7所示；b在Loacation一列中cp選擇28，q3選擇98，q2選擇99，q1選擇100，q0選擇101，關(guān)閉窗口，如圖3.8所示；c重新進行編譯，然后在Tools菜單選擇Programmar，彈出窗口，如圖3.9所示；點擊Start即可進行下載。圖 3.8

9、圖 3.93.1.5仿真結(jié)果分析從圖3.6可以看出，我們實現(xiàn)了四位二進制減法計數(shù)，我們不需要的狀態(tài)1001（9）、1010（10）、1101（13）、1110（14）沒有出現(xiàn)。3.2電路設(shè)計3.2.1設(shè)計原理a選擇觸發(fā)器，求時鐘方程、和狀態(tài)方程選擇觸發(fā)器選用4個時鐘脈沖下降沒觸發(fā)的JK觸發(fā)器。求輸出方程根據(jù)圖2.1所示狀態(tài)圖的規(guī)定，可畫出如圖3.10所示的C的卡諾圖。Q1nQ0nQ3nQ2n 00 01 11 1000011110100000000xx00x0x圖 3.10輸出進位信號的卡諾圖求狀態(tài)方程先根據(jù)圖2.1所示狀態(tài)圖的規(guī)定，畫出計數(shù)器次態(tài)Q3n+1Q2n+1Q1n+1Q0n+1的卡諾

10、圖，如圖3.11所示。Q1nQ0nQ3nQ2n 00 01 11 1000011110111100000010000100110100011001011011xxxx1100xxxx0111xxxx1000xxxx圖 3.11四位地進制減法計數(shù)Q3n+1Q2n+1Q1n+1Q0n+1的卡諾圖把圖3.11分解開畫出每一個觸發(fā)器次態(tài)的卡諾圖，如圖3.12Q1nQ0nQ3nQ2n 00 01 11 1000011110100000001x1x0x1x(a)Q1nQ0nQ3nQ2n 00 01 11 1000011110100001110x1x1x0x(b)Q1nQ0nQ3nQ2n 00 01 11

11、1000011110101010101x0x1x0x(c)Q1nQ0nQ3nQ2n 00 01 11 1000011110100110011x0x1x0x(d)圖3.12四位二進制減法計數(shù)各觸發(fā)哭器次態(tài)的卡諾圖（a）Q3n+1的卡諾圖 (b) Q2n+1的卡諾圖 (c) Q1n+1的卡諾圖 (d) Q0n+1的卡諾圖b求驅(qū)動方程JK觸發(fā)器的特性方程為結(jié)合特性方程寫出驅(qū)動方程3.2.2基于Multisim的設(shè)計電路圖圖3.13所示就是根據(jù)所選擇的觸發(fā)器和時鐘方鐘記程、輸出方程式及驅(qū)動方程式在Multisim環(huán)境下畫出的四位二進制減法計數(shù)器的邏輯電路圖。圖 3.133.2.3邏輯分析儀顯示的波形及

12、仿真結(jié)果分析如圖3.14所示為邏輯分析儀的波形。圖 3.14由波形可知，當時鐘信號來臨且是下降沿時觸發(fā)器發(fā)生跳變，從1111到0000不斷循環(huán)，并且其中不出現(xiàn)1001 1010 1101 1110。4設(shè)計體會在本次數(shù)字電路課程設(shè)計中，我受益匪淺。我原本對二進制加法計數(shù)器這一節(jié)學習不是很透徹，對于相關(guān)設(shè)計過程和分析方法并不大熟練。在同學和老師的講解下，最終還算順利完成。這對我以后學習相關(guān)的課程以及進行更高層次的數(shù)字電路設(shè)計都奠定了不錯的基礎(chǔ)。在設(shè)計過程中，出現(xiàn)了各種各樣的問題，有些是單一原因引起的，有的是綜合原因引起的，這些都很考驗我的毅力與堅持。但是我掌握了研究這類問題的方法，即問題解決的過程

13、就是要從問題所表現(xiàn)出來的情況出發(fā)，通過反復(fù)推敲，作出相應(yīng)判斷，逐步找出問題的癥結(jié)所在，從而一舉擊破。對于數(shù)字電路設(shè)計，尤其在使用Multism進行邏輯電路的連接與分析時，這種分析解決問題的能力就更為重要。要在復(fù)雜的電子器件和密密麻麻的連線中找出頭緒來，并不是一件很容易的事情。往往要從新再來一次，但是這樣的問題就出在計算上，尤其是在化簡卡諾圖時，務(wù)必小心謹慎，一個字符寫錯或者漏掉一些信息，相應(yīng)得出的驅(qū)動方程就會有天壤之別，自然邏輯電路就不能實現(xiàn)最初的設(shè)計功能。而且在連線的過程中一定要仔細的找準位置，一旦出錯需要刪除某些線的時候一定要刪準確。因此，我把這次課程設(shè)計看成一次綜合學習的機會。 在學習過數(shù)字電路技術(shù)基礎(chǔ)簡明教程之后，我已經(jīng)算是掌握了一定的數(shù)字電路設(shè)計的基礎(chǔ)以及相應(yīng)的分析方法、實踐能力以及自學能力。雖然遇到了不少問題，但是在向老師和同學請教的學習過程中，我又改正了不少錯誤的認識，對數(shù)字