.數(shù)字電子技術(shù)第六章時序邏輯電路

1、第六章 時序邏輯電路 數(shù)字電子技術(shù)第六章時序邏數(shù)字電子技術(shù)第六章時序邏輯電路輯電路第六章 時序邏輯電路 6.1 時序電路的分析時序電路的分析 時序電路的分析步驟一般有如下幾步。 1. 看清電路 2. 寫出方程 3. 列出狀態(tài)真值表 4. 作出狀態(tài)轉(zhuǎn)換圖 5. 功能描述 第六章 時序邏輯電路 第六章 時序邏輯電路 第六章 時序邏輯電路 第六章 時序邏輯電路 第六章 時序邏輯電路 (3) 畫出狀態(tài)遷移圖。 圖 6 2 例 1 狀態(tài)遷移圖 000111100/01/01/00/10/01/10/11/1Q1Q2x/z第六章 時序邏輯電路 (4) 畫出給定輸入x序列的時序圖。 第六章 時序邏輯電路 根

2、據(jù)上述時序關(guān)系作出時序圖， 如圖 6 - 3 所示。 圖 6 3 例 1 時序波形圖 CPxQ1Q2z第六章 時序邏輯電路 例例 2 時序電路如圖 6 - 4 所示，分析其功能。 圖 6 4 例 2 圖 1JC1Q11KQ2CP“1”Q11JC11K1JC11KQ3Q3C“1”Q2第六章 時序邏輯電路 解解 該電路為同步時序電路。該電路為同步時序電路。從電路圖得到每一級的鼓勵方程如下：從電路圖得到每一級的鼓勵方程如下： nnnnnnnnnnnnnnnnnnQCQQQQQQQQQQQQKQQJQKQJKQJ3_321132_1_2112_1_311321312121_3111其次態(tài)方程為 第六章

3、 時序邏輯電路 根據(jù)方程可得出狀態(tài)遷移表，如表 6 - 2 所示，再由表得狀態(tài)遷移圖， 如圖 6 -5 所示。 表 6 2 例 2 狀態(tài)表 C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 00 1 0 00 1 1 01 0 0 00 0 0 10 1 0 00 1 0 00 0 0 0nQ3nQ113nQ12nQnQ211nQ第六章 時序邏輯電路 圖 6 5 例 2 狀態(tài)遷移圖 100011000001010110111101/0/0/0/0/0/0/0/1第六章 時序邏輯電路 該電路的波形圖如圖 6 - 6 所示。 圖 6 6 例 2 波形圖

4、CPQ1Q2Q3第六章 時序邏輯電路 例例 3 時序電路如圖 6 - 7 所示，試分析其功能。 圖 6 7 例 3 圖 1DQ1Q2CPQ2Q12D3DQ3Q3C1C1C1第六章 時序邏輯電路 解解 該電路仍為同步時序電路。該電路仍為同步時序電路。電路的鼓勵方程為電路的鼓勵方程為 nnnnnnnnnQQQQQQQDQDQD213112_3112312_31;次態(tài)方程為 由此得出如表 6 - 3 所示的狀態(tài)真值表和如圖 6 - 8所示的狀態(tài)圖。 第六章 時序邏輯電路 表表 6 3 例例 3 狀態(tài)真值表狀態(tài)真值表 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11

5、0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 1nQ2nQ111nQ12nQnQ313nQ第六章 時序邏輯電路 圖 6 8 例 3 狀態(tài)遷移圖 001000011100111110101010第六章 時序邏輯電路 由狀態(tài)遷移圖可看出該電路為六進(jìn)制計數(shù)器，又稱為六分頻電路，且無自啟動能力。所謂分頻電路是將輸入的高頻信號變?yōu)榈皖l信號輸出的電路。六分頻是指輸出信號的頻率為輸入信號頻率的六分之一，即 cpoff61所以有時又將計數(shù)器稱為分頻器。 第六章 時序邏輯電路 其波形圖如圖 6 - 9 所示。 圖 6 9 例 3 波形圖 CPQ1Q2Q3第六章 時序邏輯電路 例例 4

6、 異步時序電路如圖 6 - 10 所示，試分析其功能。 圖 6 10 例 4 圖 1JQ11KQ2CP“1”Q11J1K1J1KQ3Q3“1”Q2“1”第六章 時序邏輯電路 解 由電路可知CP1=CP3=CP, CP2=Q1, 因此該電路為異步時序電路。 各觸發(fā)器的鼓勵方程為 CPCPQQQQCPCPQQCPCPQQQKQQJKJKQJnnnnnnnnnnnn3_3211312_2121_1_3113213221_31111次態(tài)方程和時鐘方程為 第六章 時序邏輯電路 由于各觸發(fā)器僅在其時鐘脈沖的下降沿動作，其余時刻均處于保持狀態(tài)，故在列電路的狀態(tài)真值表時必須注意。 (1) 當(dāng)現(xiàn)態(tài)為000時，代

7、入Q1和Q3的次態(tài)方程中，可知在CP作用下Qn+1=1, ， 由于此時CP2=Q1, Q1由 01 產(chǎn)生一個上升沿，用符號表示，故Q2處于保持狀態(tài)， 即 。 其次態(tài)為 001。 013nQ0212nnQQ第六章 時序邏輯電路 (2) 當(dāng)現(xiàn)態(tài)為 001 時， ， 此時Q1由 10 產(chǎn)生一個下降沿，用符號表示，且 故Q2將由 01，其次態(tài)為 010。依此類推，得其狀態(tài)真值表如表 6 - 4所示。 根據(jù)狀態(tài)真值表可畫出狀態(tài)遷移圖如圖 6 - 11 所示， 由此可看出該電路是異步五進(jìn)制遞增計數(shù)器， 且具有自啟動能力。 0, 01311nnQQ_212nnQQ第六章 時序邏輯電路 表表 6 4 例例 4

8、 狀態(tài)真值表狀態(tài)真值表 第六章 時序邏輯電路 圖 6 11 例 4 狀態(tài)遷移圖 000001010101111100011110第六章 時序邏輯電路 6.2 同步時序電路的設(shè)計同步時序電路的設(shè)計 例例 5 設(shè)計一個串行數(shù)據(jù)檢測器，該電路具有一個輸設(shè)計一個串行數(shù)據(jù)檢測器，該電路具有一個輸入端入端x和一個輸出端和一個輸出端z。輸入為一連串隨機(jī)信號，當(dāng)出現(xiàn)。輸入為一連串隨機(jī)信號，當(dāng)出現(xiàn)“1111序列時，檢測器輸出信號序列時，檢測器輸出信號z=1，對其它任何輸入，對其它任何輸入序列，輸出皆為序列，輸出皆為 0。 解解 (1) 建立原始狀態(tài)圖。建立原始狀態(tài)圖。 起始狀態(tài)起始狀態(tài)S#-0，表示沒接收到待檢

9、測的序列信號。，表示沒接收到待檢測的序列信號。 當(dāng)輸入信號當(dāng)輸入信號x=0 時，次態(tài)仍為時，次態(tài)仍為S0，輸出，輸出z為為 0；如輸入；如輸入 x=1，表示已接收到第一個表示已接收到第一個“1，其次態(tài)應(yīng)為，其次態(tài)應(yīng)為 S1，輸出為，輸出為0。 第六章 時序邏輯電路 狀態(tài)為S1，當(dāng)輸入x=0 時，返回狀態(tài)S0，輸出為 0； 當(dāng)輸入x=1 時，表示已接收到第二個“1，其次態(tài)應(yīng)為S2， 輸出為 0。 狀態(tài)為S2，當(dāng)輸入x=0 時，返回狀態(tài)S0，輸出為 0； 當(dāng)輸入x=1 時，表示已連續(xù)接收到第三個“1，其次態(tài)應(yīng)為S3，輸出為 0。 第六章 時序邏輯電路 狀態(tài)為S3，當(dāng)輸入x=0 時，返回狀態(tài)S0，輸

10、出為 0；當(dāng)輸入x=1 時，表示已連續(xù)接收到第四個“1，其次態(tài)為 S4，輸出為“1。 狀態(tài)為S4，當(dāng)輸入x=0時，返回狀態(tài)S0，輸出為 0；當(dāng)輸入x=1 時，那么上述過程的后三個“1與本次的“1， 仍為連續(xù)的四個“1， 故次態(tài)仍為S4，輸出為“1。 第六章 時序邏輯電路 圖 6 12 例 5 原始狀態(tài)圖 S0S1S2S3S41/01/01/01/10/00/00/00/00/01/1第六章 時序邏輯電路 表表 6 5 例例 5 狀態(tài)表狀態(tài)表 第六章 時序邏輯電路 (2) 狀態(tài)化簡。 在做原始狀態(tài)圖時，為確保功能的正確性，遵循“寧多勿漏的原那么。因此，所得的原始狀態(tài)圖或狀態(tài)表可能包含有多余的狀態(tài)

11、，使?fàn)顟B(tài)數(shù)增加，將導(dǎo)致以下結(jié)果： 系統(tǒng)所需觸發(fā)器級數(shù)增多； 觸發(fā)器的鼓勵電路變得復(fù)雜； 故障增多。 因此， 狀態(tài)化簡后減少了狀態(tài)數(shù)對降低系統(tǒng)本錢和電路的復(fù)雜性及提高可靠性均有好處。 第六章 時序邏輯電路 (3) 狀態(tài)分配。 狀態(tài)分配是指將化簡后的狀態(tài)表中的各個狀態(tài)用二進(jìn)制代碼來表示，因此，狀態(tài)分配有時又稱為狀態(tài)編碼。 電路的狀態(tài)通常是用觸發(fā)器的狀態(tài)來表示的。 由于22=4，故該電路應(yīng)選用兩級觸發(fā)器Q2和Q1，它有 4 種狀態(tài)：“00、 “01、 “10、 “11， 因此對S0、S1、 S2、S3 的狀態(tài)分配方式有多種。對該例狀態(tài)分配如下： S000 S110S201 S3 11 第六章 時序邏

12、輯電路 那么狀態(tài)分配后的狀態(tài)表如表 6 - 6 所示。 表 6 6 例 5 狀態(tài)分配后的狀態(tài)表 第六章 時序邏輯電路 (4) 確定鼓勵方程和輸出方程。 圖 6 13 例 5 鼓勵方程、輸出方程確實定 000100111x1Q2Qn000111100(a)1n001000111x1Q2Qn000111100(b)1n000000101x1Q2Qn000111100(c)1n第六章 時序邏輯電路 在求每一級觸發(fā)器的次態(tài)方程時，應(yīng)與標(biāo)準(zhǔn)的特征方程一致， 這樣才能獲得最正確鼓勵函數(shù)。如JK觸發(fā)器標(biāo)準(zhǔn)特征方程為 nnnQKQJQ_1那么求 時應(yīng)得 12nQnnQQaQn2_221兩式相比得 ,J_K第六

13、章 時序邏輯電路 故 _1211_1211_12221_212xKxQJxQQxQQxQKxJQxQQxQnnnnnnnnnn輸出方程由卡諾圖得 nnQxQz12第六章 時序邏輯電路 (5) 畫出邏輯圖。 圖 6 14 例 5 邏輯圖 Q11KQ1C11J1KC11JQ2zxCP1&Q2&第六章 時序邏輯電路 例例 6 用JK觸發(fā)器設(shè)計一個 8421BCD碼加法計數(shù)器。 解解 該題的題意中即明確有10個狀態(tài)，且是按 8421BCD加法規(guī)律進(jìn)行狀態(tài)遷移，因為 231024，所以需要四級觸發(fā)器，其狀態(tài)遷移表如表 6 - 7 所示，由狀態(tài)表做出每一級觸發(fā)器的卡諾圖。 第六章 時序邏輯電路 表表 6

14、7 例例 6 狀態(tài)遷移表狀態(tài)遷移表 第六章 時序邏輯電路 圖 6 15 確定鼓勵函數(shù)的次態(tài)卡諾圖 (a)(c)(d )00000010100001111000011110Q2nQ1nQ4nQ3n01010101000001111000011110Q2nQ1nQ4nQ3n10011001100001111000011110Q2nQ1nQ4nQ3n00101101000001111000011110Q2nQ1nQ4nQ3n(b)第六章 時序邏輯電路 由圖 6 - 15(a)(d)可得 _1112_1_2_41123_21_3213_23_1_321134_1_432114nnnnnnnnnnnnn

15、nnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ第六章 時序邏輯電路 由此得各觸發(fā)器的鼓勵函數(shù)為 11112_412213213143214KJQKQQJQQKQQJQKQQQJnnnnnnnnnnn第六章 時序邏輯電路 由鼓勵方程得邏輯圖, 如圖 6 - 16 所示。 圖 6 16 8421BCD碼加法計數(shù)器邏輯圖 1JC11KCP“1”RdQ11JC11KRd1JC11KRd1JC11KRd復(fù)位&Q3Q2Q4zQ1Q2Q3Q4第六章 時序邏輯電路 表表 6 8 檢查自啟動問題檢查自啟動問題 第六章 時序邏輯電路 圖 6 17 檢查自啟動能力 100

16、1000010000001011100100101010011111110101110101100110101100011第六章 時序邏輯電路 例例 7 用JK觸發(fā)器設(shè)計模 6 計數(shù)器。 由于22616，所以必須用兩片級聯(lián)而成。運(yùn)用反響，所以必須用兩片級聯(lián)而成。運(yùn)用反響預(yù)置法可得電路如圖預(yù)置法可得電路如圖 6 - 37所示。所示。 QAQBQCQDOCP174LS161NTCPCrLDABCD1QAQBQCQDOCP74LS161TCPCrLDABCD11圖 6 37 用 74LS161 組成二十四進(jìn)制計數(shù)器 第六章 時序邏輯電路 3. 十進(jìn)制可逆集成計數(shù)器十進(jìn)制可逆集成計數(shù)器74LS192

17、QDQCQBQACPDCBA74LS192CrLDOCOBCP(MSB)圖 6 38 74LS192符號 第六章 時序邏輯電路 表表 6 18 74LS192功能表功能表 第六章 時序邏輯電路 十進(jìn)制可逆集成器74LS192具有以下特點特點： (1) 該器件為雙時鐘工作方式，CP#-+是加計數(shù)時鐘輸入，CP+是減計數(shù)時鐘輸入，均為上升沿觸發(fā)，采用8421BCD碼計數(shù)。 (2) Cr為異步清 0 端，高電平有效。 (3) LD為異步預(yù)置控制端，低電平有效，當(dāng)Cr=0, LD=0 時預(yù)置輸入端D、C、B、A的數(shù)據(jù)送至輸出端，即QDQCQBQA=DCBA。 (4) 進(jìn)位輸出和借位輸出是分開的。 O是

18、進(jìn)位輸出，加法計數(shù)時，進(jìn)入1001狀態(tài)后有負(fù)脈沖輸出。 OB為借位輸出，減法計數(shù)時，進(jìn)入0000 狀態(tài)后有負(fù)脈沖輸出。 第六章 時序邏輯電路 4. 二進(jìn)制可逆集成計數(shù)器二進(jìn)制可逆集成計數(shù)器74LS169 74LS169 是同步、可預(yù)置四位二進(jìn)制可逆計數(shù)器，其傳統(tǒng)邏輯符號如圖6 - 39 所示，功能表如表 6 - 19 所示。 QDQCQBQAD CBA74LS169CPLDOC(MSB)PTU/D圖 6 = 39 74LS169邏輯符號 第六章 時序邏輯電路 表表 6 19 74LS169功能表功能表 第六章 時序邏輯電路 74LS169 的特點如下： (1) 該器件為加減控制型的可逆計數(shù)器。

19、U/D=1時，進(jìn)行加法計數(shù)； U/D=0 時進(jìn)行減法計數(shù)。模為16，時鐘上升沿觸發(fā)。 (2) LD為同步預(yù)置控制端，低電平有效。 (3) 沒有清 0 端，因此清 0 靠預(yù)置來實現(xiàn)。 (4) 進(jìn)位和借位輸出都從同一輸出端OC輸出。當(dāng)加法計數(shù)進(jìn)入 1111 后，OC端有負(fù)脈沖輸出，當(dāng)減法計數(shù)進(jìn)入0000后， OC端有負(fù)脈沖輸出。輸出的負(fù)脈沖與時鐘上升沿同步，寬度為一個時鐘周期。 ( 5 ) P 、 T 為 計 數(shù) 允 許 端 ， 低 電 平 有 效 。 只 有 當(dāng)LD=1,P=T=0 時，在CP作用下計數(shù)器才能正常工作，否那么保持原狀態(tài)不變。 第六章 時序邏輯電路 例例 11 分別用74LS192

20、 和74LS169實現(xiàn)模 6 加法計數(shù)器和模 6 減法計數(shù)器。 解解 (1) 用 74LS192 實現(xiàn)模 6 加、減計數(shù)器。由于 74LS192 為異步預(yù)置， 最大計數(shù)值N=10，因此，加計數(shù)時預(yù)置值=N-M-1=10-6-1=3，減計數(shù)時，預(yù)置值=M=6。其狀態(tài)表分別如表6 - 20(a), (b)所示，邏輯圖如圖6 - 40(a)、 (b)所示。 第六章 時序邏輯電路 (2) 用74LS169 實現(xiàn)模 6 加、減計數(shù)器。由74LS169 為同步置數(shù)，最大計數(shù)值N=16, 因此，加計數(shù)時預(yù)置值=N-M=16-6=10=(1010)2，減計數(shù)時預(yù)置值=M-1=6-1=5=(0101) 2。其狀

21、態(tài)表分別如表 6 - 20(c), (d)所示， 邏輯圖如圖6 - 40(c), (d)所示。 第六章 時序邏輯電路 表 6 20 例 11 狀態(tài)表 第六章 時序邏輯電路 QDCPCP+CrQCQBQAOCOBABCDLDCP1(a)QDCPCP+CrQCQBQAOCOBABCDLDCP1(b)QDCPQCQBQAU/DOCABCDLDCP(c)10101QDCPQCQBQAU/DOCABCDLDCP(d)100174LS16974LS19274LS19274LS16911PTPT圖 6 40 例 11 模 6 計數(shù)器 第六章 時序邏輯電路 6.4 存放器與移位存放器存放器與移位存放器 1.

22、鎖存器鎖存器 鎖存器是由電平觸發(fā)器完成的，N個電平觸發(fā)器的時鐘端連在一起，在CP作用下能接受N位二進(jìn)制信息。 第六章 時序邏輯電路 1DF1C11DC1CPQ2Q1D1Q2Q1D21DC1Q3Q3D31DC1Q4Q4D4F2F3F4圖 6 41 四位鎖存器的邏輯圖 第六章 時序邏輯電路 2. 根本存放器根本存放器 通常所說的存放器均為根本存放器。圖通常所說的存放器均為根本存放器。圖6-42是中規(guī)是中規(guī)模集成四位存放器模集成四位存放器 74LS175的邏輯圖，其功能表如表的邏輯圖，其功能表如表6- 21所示。所示。 1DC1QQ1DC1QQ1DC1QQ1DC1QQD0D1D2D3CPCPCrQ3

23、Q2Q1Q0CrCrCr11圖 6 42 74LS175 第六章 時序邏輯電路 表 6 21 功能表 第六章 時序邏輯電路 當(dāng)時鐘脈沖CP為上升沿時，數(shù)碼D0D3可并行輸入到存放器中去，因此是單拍式。四位數(shù)碼Q0Q3并行輸出， 故該存放器又可稱為并行輸入、并行輸出存放器。Cr為0， 那么四位數(shù)碼存放器異步清零。CP為0，Cr為1，存放器保存數(shù)碼不變。假設(shè)要擴(kuò)大存放器位數(shù)，可將多片器件進(jìn)行級聯(lián)。 有的存放器是利用Rd, Sd端，而將輸入鼓勵端作為它用， 圖 6 - 43即是采用Rd, Sd存放數(shù)據(jù)的電路。其中，圖(a)是雙拍式，圖(b)是單拍式。 第六章 時序邏輯電路 QARdSdQAQBRdS

24、dQCRdSdQBABC復(fù)0接受指令QARdSdQAQBRdSdQCRdSdQBABC接受指令QCQC(a)(b)&圖 6 43 利用Rd, Sd組成存放器 第六章 時序邏輯電路 移位存放器的設(shè)計比較容易，因為它的狀態(tài)要受移位功能的限制。如原態(tài)為 010，當(dāng)它右移時，其次態(tài)只有兩種可能，當(dāng)移進(jìn)1 時，那么次態(tài)為 101；如移進(jìn) 0，那么次態(tài)為001。不可能有其它的次態(tài)出現(xiàn)，否那么就失去移位功能。以 3 位右移為例，輸入信號用R表示。那么狀態(tài)遷移可用方程表示如下： nnnnRnQQQQSQ11201110第六章 時序邏輯電路 用D觸發(fā)器組成時，由于Qn+1=D，故D0=SR，D1=Qn0,D2=

25、Qn1，按此方程連接電路如圖 6 - 44(a)所示。 如用JK觸發(fā)器實現(xiàn)，由于其特征方程為 ， 故將移位方程作如下變化 nnnQKQJQ_1_121221_212_21012_010110_101_10011_000_00_010,)(,)(,)(nnnnnnnnnnnnnnnnnnnnnnRRnRnRnnRRnQKQJQQQQQQQQQQKQJQQQQQQQQQSKSJQSQSQQSSQ第六章 時序邏輯電路 (a)1DC1CPQ0SRQ01DC1Q1Q11DC1Q2Q21JC1CPQ0SRQ01JC1Q1Q11JC1Q2Q21K1K1K1(b)圖 6 44 三位右移存放器(a)D觸發(fā)器實現(xiàn)

26、；(b) JK觸發(fā)器實現(xiàn)如要組成左移 第六章 時序邏輯電路 _22_2121_101022110,LLmnmnLnnSKSJQKQJQKQJSDQDQD如要組成左移那么 第六章 時序邏輯電路 (a)(b)1DC1CPQ2SLQ21DC1Q1Q11DC1Q0Q01JC1CPQ2SLQ21JC1Q1Q11JC1Q0Q01K1K1K1圖 6 45 三位左移存放器(a) D觸發(fā)器實現(xiàn)； (b) JK觸發(fā)器實現(xiàn) 第六章 時序邏輯電路 將左、右移三位存放器結(jié)合在一起，加上控制信號X，就可組成雙向移位存放器，X=1左移，X=0右移。 以D觸發(fā)器為例，其鼓勵函數(shù)為 RnnnnLSXXQDQXXQDQXXSD_

27、120_211_2第六章 時序邏輯電路 1DC1CPQ0Q01DC1CPQ1Q11DC1CPQ2Q2SRCPx&圖 6 46 三位雙向移位存放器 第六章 時序邏輯電路 1. 典型移位存放器介紹典型移位存放器介紹 74LS194 是一種典型的中規(guī)模集成移位存放器。它是由 4 個RS觸發(fā)器和一些門電路所構(gòu)成的 4 位雙向移位存放器。其邏輯圖及符號圖如圖 6 - 47 所示，功能表如表 6 - 22 所示。 第六章 時序邏輯電路 1&11SC11RR&11SC11RR&11SC1R&11SC1R1CrSRD0D1D2D3SL11S011S1CPQ3Q2Q1Q0F0F2G11R1RF1G2F3(a)(

28、c)Q0SRCP1 /2C41(1)SRG4Q1Q2Q31,4D0RS1S0CrM303,4D3,4D3,4D3,4D2,4DDLD3D2D1D0(9)(10)(11)(2)(3)(4)(5)(6)(7)(15)(14)(13)(12)(b)Q0Q1Q2Q3D374LS194CrCPS0SLD2D1D0SR(8)(9)(10)(15)(14)(13)(12)(1)(3)(5)(7)(2)(4)(6)S1圖 6 47 74LS194四位雙向通用移位存放器(a) 邏輯電路圖；(b) 慣用符號； (c) 新標(biāo)準(zhǔn)符號 第六章 時序邏輯電路 表 6 22 74LS194功能表 第六章 時序邏輯電路 2.

29、 移位存放器的應(yīng)用 (1) 在數(shù)據(jù)傳送體系轉(zhuǎn)換中的應(yīng)用。數(shù)字系統(tǒng)中的數(shù)據(jù)傳送體系有兩種，具體介紹如下： 串行傳送體系。每一節(jié)拍只傳送一位信息，N位數(shù)據(jù)需N個節(jié)拍才能傳送出去。 并行傳送體系。一個節(jié)拍同時傳送N位數(shù)據(jù)。 在數(shù)字系統(tǒng)中，兩種傳送系統(tǒng)均存在，如計算機(jī)主機(jī)對信息的處理和加工是并行傳送數(shù)據(jù)的，而信息的傳播是串行傳送數(shù)據(jù)的，因此存在兩種數(shù)據(jù)傳送體系的轉(zhuǎn)換。 第六章 時序邏輯電路 串行轉(zhuǎn)換為并行。串行轉(zhuǎn)換為并行。 Q010110Q101100Q211000Q3100001011CPSR并行輸出4CP3CP2CP1CP串行輸入圖 6 48 串行轉(zhuǎn)換為并行示意圖 第六章 時序邏輯電路 并行轉(zhuǎn)換為

30、串行。并行轉(zhuǎn)換為串行。 Q00001Q10010Q20101Q31011CPSR4CP3CP1011串行輸出2CP1CP01011并行輸入圖 6 49 并行轉(zhuǎn)換為串行示意圖 第六章 時序邏輯電路 例例 12 用74LS194 組成七位串行輸入轉(zhuǎn)換為并行輸出的電路。 解解 轉(zhuǎn)換電路如圖 6 - 50 所示，其轉(zhuǎn)換過程的狀態(tài)變化如表 6 - 23 所示。 Q0Q1Q2Q3S1S0CrD0D1D2D3SRQ0Q1Q2Q3S1S0CrD0D1D2D3SRQ4Q3Q2Q111Q5Q6Q7Q8轉(zhuǎn)換完成信號1串行輸入d6 d0清0CP74LS194()74LS194()1并行輸出CPCP圖 6 50 七位串

31、入并行輸出轉(zhuǎn)換電路 第六章 時序邏輯電路 表 6-23 七位串入并出狀態(tài)表 第六章 時序邏輯電路 例例 13 用 74LS194組成七位并入轉(zhuǎn)換為串出。 解解 圖 6 - 51 是轉(zhuǎn)換電路，其轉(zhuǎn)換過程的狀態(tài)變化如表 6 - 24 所示。S1S0D0D1D2D3SRS1S0D0D1D2D3SRQ011Q4Q5Q6Q71CP74LS194()74LS194()d3d2d1“1”d4d5d6d7Q1Q2Q3串行輸出轉(zhuǎn)換完成信號STCPCP&并行輸入21圖圖 6 51 七位并入七位并入串出轉(zhuǎn)換電路串出轉(zhuǎn)換電路 第六章 時序邏輯電路 表表 6-24 七位并入七位并入串出狀態(tài)表串出狀態(tài)表 第六章 時序邏輯

32、電路 (2) 組成移位型計數(shù)器。 組合控制邏輯n 位移位寄存器Q0Q1Qn1QnFCP圖 6 52 移位型計數(shù)器一般結(jié)構(gòu) 第六章 時序邏輯電路 100011100001000011110111110100011100110010100100110100101011100101100011001010011101011110010101(a)(b)10011000100001010111101111010010011100圖 6 53 移位存放器的全狀態(tài)圖 三位移位存放器全狀態(tài)圖； (b) 四位移位存放器全狀態(tài)圖 第六章 時序邏輯電路 例例14 設(shè)計模設(shè)計模 10 移位型計數(shù)器。移位型計數(shù)器。

33、解解 模模 10 計數(shù)器需計數(shù)器需 4 級觸發(fā)器，所以從圖級觸發(fā)器，所以從圖 6-53 的四的四位移位存放器全狀態(tài)圖上選循環(huán)周期為位移位存放器全狀態(tài)圖上選循環(huán)周期為10的狀態(tài)遷移序的狀態(tài)遷移序列。當(dāng)然會有多種不同的選取組合，從中任選一種即可。列。當(dāng)然會有多種不同的選取組合，從中任選一種即可。 我們選如下序列：我們選如下序列：08410131415731其余不用的狀態(tài)可作為無關(guān)項處理，為了保證具有自啟其余不用的狀態(tài)可作為無關(guān)項處理，為了保證具有自啟動能力，將其引入有效循環(huán)如圖動能力，將其引入有效循環(huán)如圖6 - 54所示。實現(xiàn)器件可所示。實現(xiàn)器件可以用觸發(fā)器和門電路實現(xiàn)；以用觸發(fā)器和門電路實現(xiàn)；

34、也可選取中規(guī)模集成電路實也可選取中規(guī)模集成電路實現(xiàn)?，F(xiàn)。 第六章 時序邏輯電路 圖 6 54 例 14 狀態(tài)遷移圖 0000100001001010110100010011011111111110001001101100100101011011011110101000001第六章 時序邏輯電路 表 6-25 狀態(tài)遷移關(guān)系 第六章 時序邏輯電路 圖 6 55 例 14 移位型十進(jìn)制計數(shù)器 1000000111Q2Q3Q0Q110110011010001(a)(b)00011110D0D1D3D2D5D7D0D1D2D3D4D5D6A2A1A0八選一D774LS194Q0Q1Q2Q3S1“0”“1

35、”S2“0”“1”CPFD4D6第六章 時序邏輯電路 移位型計數(shù)器中有兩種常用計數(shù)器，即環(huán)型計數(shù)器和扭環(huán)型計數(shù)器。 環(huán)型計數(shù)器具有如下特點：其進(jìn)位模數(shù)與移位存放器觸發(fā)器數(shù)相等；結(jié)構(gòu)上其反響函數(shù)F(Q1Q2Qn)=Qn，圖6 - 56 是用 74LS194 構(gòu)成的四位環(huán)型計數(shù)器及其狀態(tài)遷移圖。如起始態(tài)為Q0Q1Q2Q3=1000，其狀態(tài)遷移為 1000010000100001，但存在無效循環(huán)和死態(tài)(如 0 和15)，即無自啟動能力。 第六章 時序邏輯電路 Q0Q1Q2Q3S1S0CPSR74LS194111110100101000010000100000100101001110000110110

36、110111101011011101圖 6 56 四位環(huán)型計數(shù)器 由于我們選定環(huán)型計數(shù)器每個狀態(tài)只有一個“1(或選定每個狀態(tài)只有一個“0)，故無需譯碼即可直接用于順序脈沖發(fā)生器。但環(huán)型計數(shù)器狀態(tài)利用率低，16個狀態(tài)僅利用了4 個狀態(tài)。 第六章 時序邏輯電路 扭環(huán)型計數(shù)器(又稱為約翰遜計數(shù)器)。其特點是：進(jìn)位模為移位存放器觸發(fā)器級數(shù)n的 2 倍，即為2n；電路結(jié)構(gòu)上反響函數(shù)F(Q1Q2:Qn)=Qn。圖 6 - 57 是用 74LS194 構(gòu)成的扭環(huán)形計數(shù)器，由于存在一個無效循環(huán)，故無自啟動能力。 Q0Q1Q2Q3S1S0SR74LS1940000000110000011110001111110

37、11110100100110100010110101010110101101CP1圖 6 57 四位扭環(huán)型計數(shù)器 第六章 時序邏輯電路 扭環(huán)形計數(shù)器可以獲得偶數(shù)計數(shù)器(或稱為偶數(shù)分頻器)，如要獲得奇數(shù)分頻器，其反響函數(shù)由相鄰兩觸發(fā)器組成，即F=QmQm+1。其規(guī)律如下：以右移為例， F=Q0Q1得三分頻電路；F=Q1Q2得五分頻電路；F=Q2Q3 得七分頻電路。如要得九分頻以上的電路，那么應(yīng)將多片四位 74LS194 擴(kuò)展為八位，舉例如下。 第六章 時序邏輯電路 例例 15 74LS194 電路如圖 6 - 58 所示，列出該電路的狀態(tài)遷移關(guān)系，并指出其功能。 解 狀態(tài)遷移關(guān)系如表 6 - 2

38、6 所示，由所得狀態(tài)遷移關(guān)系，可看出是七個狀態(tài)一循環(huán)，故為 7 分頻電路，即fo=1/7fCP。 其波形圖如圖 6 - 59 所示。 圖6-58 例15電路圖S1S0SLD3D2D1D0Cr74LS194CPSRQ0Q1Q2Q31&0第六章 時序邏輯電路 表 6 26 狀態(tài)遷移關(guān)系 第六章 時序邏輯電路 圖 6 59 例 15 波形圖 CPQ0Q1Q2Q3第六章 時序邏輯電路 S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr&S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr(a)(b)(c)S1S0SLD3D2D1D074LS194CPQ0Q

39、1Q2Q301SRCrS1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCrCP&圖 6 60 三種奇數(shù)分頻電路 第六章 時序邏輯電路 *6.5 序列信號發(fā)生器序列信號發(fā)生器 序列信號發(fā)生器是能夠循環(huán)產(chǎn)生一組或多組序列信號的時序電路，它可以用移位存放器或計數(shù)器構(gòu)成。 序列信號的種類很多，按照序列循環(huán)長度M和觸發(fā)器數(shù)目n的關(guān)系一般可分為三種： (1) 最大循環(huán)長度序列碼，M=2n。 (2) 最長線性序列碼(m序列碼)，M=2n-1。 (3) 任意循環(huán)長度序列碼，M2n。 第六章 時序邏輯電路 1. 反響移位型序列信號發(fā)生器反響移位型序列信號發(fā)生器 組合反饋網(wǎng)絡(luò)Q1Q2QnSR

40、(SL) n位移位寄存器ZCP圖 6 61 反響移位型序列信號發(fā)生器框圖 第六章 時序邏輯電路 其設(shè)計按以下步驟進(jìn)行： (1) 根據(jù)給定序列信號的循環(huán)長度M，確定移存器位數(shù)n, 2n-1M2n。 (2) 確定移位存放器的M個獨立狀態(tài)。 將給定的序列碼按照移位規(guī)律每n位一組，劃分為M個狀態(tài)。假設(shè)M個狀態(tài)中出現(xiàn)重復(fù)現(xiàn)象，那么應(yīng)增加移存器位數(shù)。用n+1位再重復(fù)上述過程，直到劃分為M個獨立狀態(tài)為止。 (3) 根據(jù)M個不同狀態(tài)列出移存器的狀態(tài)表和反響函數(shù)表，求出反響函數(shù)F的表達(dá)式。 (4) 檢查自啟動性能。 (5) 畫邏輯圖。 第六章 時序邏輯電路 例例 16 設(shè)計一個 00011101 序列發(fā)生器。

41、解解 (1) 確定移存器的位數(shù)n。因M=8，故n3，選定為三位，用74LS194 的三位。 (2) 確定移存器的八個獨立狀態(tài)。將序列碼00011101按照每三位一組，劃分為八個狀態(tài)，其遷移關(guān)系如下所示： 第六章 時序邏輯電路 (3) 作出反響函數(shù)表，如表6-27 所示，由遷移關(guān)系可看出移存器只進(jìn)行左移操作，因此S1=1, S0=0。將F(SL)的卡諾圖填入圖 6 - 62(a)中，選用四選一實現(xiàn)F(SL)函數(shù)，其邏輯圖如圖 6 - 62(b)所示。 表 6 27 反響函數(shù)表第六章 時序邏輯電路 圖 6 62 00011101 序列信號發(fā)生器 (a)1110000111Q1Q2Q01000010

42、1(b)74LS194Q1S0S101CPCrQ0Q2A1A0D0D1D2D3四選一SLF輸出1第六章 時序邏輯電路 例例 17 設(shè)計一個產(chǎn)生設(shè)計一個產(chǎn)生 100111序列的反響移位型序序列的反響移位型序列信號發(fā)生器。列信號發(fā)生器。 解解 (1) 確定移存器位數(shù)確定移存器位數(shù)n。因。因M=6，故，故n3。 (2) 確定移存器的六個獨立狀態(tài)。確定移存器的六個獨立狀態(tài)。 將序列碼將序列碼100111按照移位規(guī)律每三位一組，劃分六按照移位規(guī)律每三位一組，劃分六個狀態(tài)為個狀態(tài)為 100、001、011、111、111、110。其中狀態(tài)。其中狀態(tài)111 重復(fù)出現(xiàn)，故取重復(fù)出現(xiàn)，故取n=4，并重新劃分六個

43、獨立狀態(tài)為，并重新劃分六個獨立狀態(tài)為 1001、0011、0111、1111、1110、1100。因此確定。因此確定n=4， 用一片用一片74LS194 即可。即可。 第六章 時序邏輯電路 (3) 反響鼓勵函數(shù)表，求反響函數(shù)F的表達(dá)式。 根據(jù)每一狀態(tài)所需要的移位輸入即反響輸入信號，列出反響函數(shù)表如表 6 - 28 所示。從表中可見，移存器只需進(jìn)行左移操作，因此反響函數(shù)F=SL。表 6-28也說明了組合反響網(wǎng)絡(luò)的輸出和輸入之間的函數(shù)關(guān)系，因此可填出F的卡諾圖如圖 6 -63(a)所示，并求得 _20_2_0)(QQQQSFL第六章 時序邏輯電路 表表 6 28 例例 17 反響函數(shù)表反響函數(shù)表

44、第六章 時序邏輯電路 (4) 檢查自啟動性能。 1111000001111000011110Q0Q1Q2Q310100100100100110010010111001110主(a)(b)01111111000000011000101101101101F(SL)圖 6 63 例 17F的卡諾圖和移存器的全狀態(tài)圖 第六章 時序邏輯電路 11111111110000000001111000011110Q0Q1Q2Q3(b)F(SL)101001001001001101101100主(a)0001011100100000100011111110101111010101圖 6 64 修正后的全狀態(tài)圖和F

45、的卡諾圖 第六章 時序邏輯電路 74LS194Q0Q1Q2Q3S1S0SL10CPD0D1D2D3A0A1ZYF四選一MUX“1”圖 6 65 例 17 邏輯電路圖 第六章 時序邏輯電路 2. 計數(shù)型序列碼發(fā)生器計數(shù)型序列碼發(fā)生器 組合反饋網(wǎng)絡(luò)Q1Q2Qn模M計數(shù)器ZCP圖 6 66 計數(shù)型序列碼發(fā)生器結(jié)構(gòu)框圖 第六章 時序邏輯電路 例例 18 設(shè)計 1101000101 序列信號發(fā)生器。 解解 由于給定序列長度P=10，故先用 74LS161 設(shè)計一個模10的計數(shù)器，我們利用74LS161 的預(yù)置端LD，用后 10 個狀態(tài)，即 01101111。令該 10 個狀態(tài)中每一個狀態(tài)的輸出符合給定序列的要求，列出其真值表如表 6-