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1、10ghz低相噪擴(kuò)頻時(shí)鐘發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn) 摘要:基于55 nm cmos工藝設(shè)計(jì)并制造了一款小數(shù)分頻鎖相環(huán)低相噪10 ghz擴(kuò)頻時(shí)鐘發(fā)生器(sscg). 該sscg采用帶有開關(guān)電容陣列的壓控振蕩器實(shí)現(xiàn)寬頻和低增益,利用3階mash調(diào)制技術(shù)對(duì)電路噪聲整形降低帶內(nèi)噪聲,使用三角波調(diào)制改變分頻系數(shù)使擴(kuò)頻時(shí)鐘達(dá)到5 00010-6.測(cè)試結(jié)果表明:時(shí)鐘發(fā)生器的中心工作頻率為10 ghz,擴(kuò)頻模式下峰值降落達(dá)到16.46 db;在1 mhz頻偏處的相位噪聲為-106.93 dbc/hz.芯片面積為0.7 mm0.7 mm,采用1.2 v的電源供電,核心電路功耗為17.4 mw. 關(guān)鍵詞:擴(kuò)頻時(shí)鐘發(fā)生器;
2、鎖相環(huán);調(diào)制器;相位噪聲 中圖分類號(hào):tn432, tn74 文獻(xiàn)標(biāo)識(shí)碼:a 文章編號(hào):1674-2974(2016)02-0109-06 當(dāng)前,隨著半導(dǎo)體工藝的不斷發(fā)展,電子產(chǎn)品工作頻率越來(lái)越高,高頻信號(hào)的輻射也越來(lái)越強(qiáng),芯片間的電磁干擾(emi)變成了一個(gè)不容忽視的問題1-2.在無(wú)線通信系統(tǒng)中,當(dāng)數(shù)據(jù)處理與傳輸?shù)乃俾蔬_(dá)到gbps的水平時(shí),電路輻射產(chǎn)生的噪聲大小直接決定了傳輸數(shù)據(jù)信號(hào)的優(yōu)劣.為了抑制emi對(duì)傳輸通道、設(shè)備及系統(tǒng)性能的影響,傳統(tǒng)上使用金屬屏蔽盒以及rcl無(wú)源器件的濾波來(lái)實(shí)現(xiàn),但隨著電路系統(tǒng)的復(fù)雜度和集成度不斷提高,上述方法已很難達(dá)到目的,而基于鎖相環(huán)的擴(kuò)頻時(shí)鐘技術(shù)(sscg)3
3、-7 作為有效的低成本片內(nèi)解決方案正在迅速發(fā)展中,它通過將信號(hào)能量擴(kuò)展到一個(gè)較寬的范圍內(nèi),有效地減小峰值和諧波的功率,從而從信號(hào)的源頭減小了emi,降低了系統(tǒng)產(chǎn)品的設(shè)計(jì)難度. 近年來(lái),國(guó)內(nèi)外提出了多種不同的擴(kuò)頻時(shí)鐘電路抑制emi.hsieh等采用的vco直接調(diào)制方式需要極大的濾波電容,會(huì)增加電路的功耗和面積3;cheng等使用的多相時(shí)鐘相位插入方式很難達(dá)到相位的良好匹配,會(huì)加大電路的設(shè)計(jì)難度4;wong 和caro等采用的調(diào)制方式引入的量化噪聲大,對(duì)emi的抑制能力不夠,會(huì)惡化其相位噪聲5-6. 目前對(duì)于sscg的研究大多集中于6 ghz頻率以下,而對(duì)于6 ghz以上的較少涉及.本文針對(duì)ssc
4、g在頻率、相位噪聲等方面的問題,設(shè)計(jì)了一款10 ghz的超高頻率低相噪擴(kuò)頻時(shí)鐘發(fā)生器,其在1 mhz頻偏處的相位噪聲為-106.93 dbc/hz,通過采用全數(shù)字電路的3階mash調(diào)制器改善電路相位噪聲,相比于其余的調(diào)制方式,實(shí)現(xiàn)簡(jiǎn)單,對(duì)emi的抑制能力更強(qiáng),且有較強(qiáng)的抗噪聲能力. 1擴(kuò)頻時(shí)鐘發(fā)生器電路設(shè)計(jì) 圖1所示為本設(shè)計(jì)提出的擴(kuò)頻時(shí)鐘發(fā)生器整體結(jié)構(gòu)圖,其中包括鑒頻鑒相器(pfd)、電荷泵(cp)、環(huán)路濾波器(lpf)、壓控振蕩器(vco)、多模分頻器、調(diào)制器(dsm)及三角波發(fā)生器. 在鎖相環(huán)中,低頻噪聲主要由pfd/cp決定,而高頻噪聲由vco決定.為了獲得低相噪的時(shí)鐘發(fā)生器,vco中采
5、用了開關(guān)電容陣列技術(shù)把vco的諧振頻率范圍分成若干個(gè)子頻帶7,子頻帶的選擇可以保證vco的電壓增益(kvco)較小,避免了過大的kvco通過am-fm噪聲轉(zhuǎn)化導(dǎo)致vco相位噪聲的惡化;使用可編程差分電荷泵結(jié)構(gòu)來(lái)提高充放電電流的匹配,減小雜散,以及滿足工藝偏差的變化;通過采用小數(shù)分頻技術(shù),保證電路在很高的參考頻率下也能獲得很高的頻率精度.通過 dsm對(duì)分頻器的分頻系數(shù)進(jìn)行調(diào)制,隨著分頻系數(shù)的改變,鎖相環(huán)的輸出頻率隨之改變,并獲得具有一定頻率寬度的時(shí)鐘信號(hào),完成擴(kuò)頻的過程.同時(shí)dsm也能對(duì)輸出噪聲整形,大幅改善時(shí)鐘發(fā)生器的相位噪聲. 1.1寬帶vco的設(shè)計(jì) vco設(shè)計(jì)的優(yōu)劣直接決定整個(gè)時(shí)鐘發(fā)生器的
6、相位噪聲性能,本設(shè)計(jì)采用了如圖2所示的帶開關(guān)電容陣列的寬帶lc-vco.晶體管m1和m2組成交叉耦合差分對(duì)管,作為負(fù)阻為lc諧振回路提供能量;lc頻率調(diào)諧回路由片上螺旋差分電感、累積型mos變?nèi)莨芎透遯值固定電容組成.vco的振蕩頻率可表示為: kvco反映vco輸出頻率對(duì)控制電壓vctrl的敏感程度,并且影響鎖相環(huán)環(huán)路的增益和穩(wěn)定性,以及相位噪聲性能.由式(2)知:可變電容比直接影響vco的電壓增益,從而影響其調(diào)諧范圍與相位噪聲,但是vco的調(diào)諧范圍又與相位噪聲相互矛盾.因此,為了使vco兼具較低的相位噪聲和較大的頻率調(diào)諧范圍,必須采用開關(guān)電容陣列來(lái)減小vco的靈敏度.開關(guān)電容陣列中使用差分
7、電容開關(guān)的方式來(lái)改善開關(guān)電容的q值.為了進(jìn)一步提高噪聲性能,使用了具有高電源抑制比的ldo為vco供電,加強(qiáng)其對(duì)電源噪聲的抑制能力;為了抑制尾電流源噪聲對(duì)相位噪聲的影響,在共源點(diǎn)和地之間串入一個(gè)大的電容c2,同時(shí)利用電容c1和r1組成的低通網(wǎng)絡(luò)濾除一部分基準(zhǔn)電流鏡像來(lái)的熱噪聲和閃爍噪聲.該電路采用16位溫度計(jì)碼控制的開關(guān)電容陣列,配合可變電容形成粗調(diào)諧與細(xì)調(diào)諧相結(jié)合的技術(shù),在減小相位噪聲的同時(shí)滿足了制造過程的工藝偏差和頻段要求.經(jīng)測(cè)試得知:vco的調(diào)諧范圍為9.610.5 ghz,在1 mhz處其相位噪聲為-106.93 dbc/hz. 1.2預(yù)分頻器及多模分頻器的設(shè)計(jì) vco的輸出信號(hào)在經(jīng)過
8、輸出緩沖器后作為預(yù)分頻器的輸入時(shí)鐘,其工作頻率高達(dá)10 ghz,為了滿足低功耗和高速的應(yīng)用要求,采用基于電流模式邏輯結(jié)構(gòu)(cml)8的預(yù)分頻器進(jìn)行二分頻,如圖3所示.cml構(gòu)成的預(yù)分頻器是全差分結(jié)構(gòu),能夠提供差分輸出,抑制電路的共模噪聲.為了減小寄生電容,提高響應(yīng)速度,在設(shè)計(jì)中采用電阻作為負(fù)載;尾電流源結(jié)構(gòu)的使用可以更方便地控制輸出擺幅的大小,同時(shí)可以提高電路的工作速度. 為了達(dá)到擴(kuò)展頻譜的目的,必須使用小數(shù)分頻的鎖相環(huán)結(jié)構(gòu).故在預(yù)分頻器之后,使用了如圖4(a)所示的多模分頻器.多模分頻器由5個(gè)2/3分頻單元級(jí)聯(lián)構(gòu)成,整個(gè)分頻器鏈中不存在延時(shí)回路,所有的2/3分頻單元有著相同的結(jié)構(gòu),有利于功耗
9、的優(yōu)化及版圖的便利.2/3分頻器的工作原理是在一個(gè)分頻周期內(nèi),當(dāng)輸入信號(hào)mi有效時(shí),若p=1,則分頻單元實(shí)現(xiàn)3分頻;若p=0,則分頻單元實(shí)現(xiàn) 2 分頻,如圖4(b)所示.該分頻器能夠?qū)崿F(xiàn)分頻比: 分頻范圍為3261,其中可編程控制碼c0c4由dsm的輸出控制.本設(shè)計(jì)中預(yù)分頻器工作在10 ghz左右,經(jīng)過cml二分頻之后,多模分頻器的輸入端頻率也高達(dá)5 ghz,為了能夠滿足電路的高速要求,2/3分頻單元中的觸發(fā)器均使用tspc結(jié)構(gòu)9,經(jīng)仿真驗(yàn)證其工作頻率可達(dá)8 ghz. 1.3鑒頻鑒相器及電荷泵的設(shè)計(jì) 由于dsm的量化噪聲會(huì)因非線性的存在而折疊到低頻,影響帶內(nèi)相位噪聲,而且也會(huì)導(dǎo)致分?jǐn)?shù)雜散的產(chǎn)生
10、,故對(duì)pfd及cp的線性度提出了更高的要求.如圖5(a)所示,采用的pfd結(jié)構(gòu)僅有3個(gè)反相器的延時(shí),極大地縮短了死區(qū)時(shí)間,這可以減小襯底耦合的噪聲和電流源噪聲等對(duì)鎖相環(huán)的影響;在up信號(hào)的通路上插入了一個(gè)由傳輸門構(gòu)成的延時(shí)單元,并設(shè)計(jì)成與反相器有近似相同的延時(shí),以減小由兩路信號(hào)到達(dá)時(shí)間不同導(dǎo)致的失配.在輸出級(jí)加上驅(qū)動(dòng)力很強(qiáng)的緩沖器(buffer)以保證電荷泵開關(guān)的迅速切換. cp的輸出電流噪聲是鎖相環(huán)帶內(nèi)相位噪聲和參考雜散的主要來(lái)源,而電流噪聲主要是由于電流失配、電荷泄漏及電荷共享等非理想效應(yīng)產(chǎn)生的.提出的高性能cp和lpf的結(jié)構(gòu)如圖5(b)所示,電流源使用尺寸相對(duì)較大的晶體管,組成casco
11、de結(jié)構(gòu),減小電流源之間的電流不匹配;采用了差分結(jié)構(gòu),兩節(jié)點(diǎn)vf和vb通過單位增益放大器相連,使兩支路的共模電平保持相同,避免了電荷共享問題,其中單位增益放大器運(yùn)用了折疊式共源共柵軌到軌運(yùn)放結(jié)構(gòu),提供高增益和高擺幅.由于工藝的變化,vco的增益會(huì)發(fā)生變化,同時(shí)環(huán)路濾波器中的電阻電容也會(huì)有偏差,為了保證電路在不同工藝電壓溫度(pvt)的影響下仍能保持穩(wěn)定,將上下開關(guān)電流設(shè)置成可編程的電流調(diào)節(jié)單元,電流在200400 a之間變化.同時(shí)為了更好地抑制壓控振蕩器控制電壓上的高頻成分,減小其紋波,環(huán)路濾波器采用三階無(wú)源濾波器.其中r1與c1共同提供一個(gè)帶內(nèi)的零點(diǎn)改善相位裕度,c2提供第二個(gè)極點(diǎn)對(duì)分?jǐn)?shù)雜散
12、進(jìn)行一定的抑制,c3提供第三個(gè)極點(diǎn)進(jìn)一步抑制由于dsm產(chǎn)生的高通相位噪聲對(duì)整個(gè)鎖相環(huán)輸出噪聲的惡化. 1.4調(diào)制器及三角波發(fā)生器的設(shè)計(jì) 為了獲得擴(kuò)頻時(shí)鐘,必須使分頻器的分頻比在一定時(shí)間內(nèi)發(fā)生變化,故在設(shè)計(jì)中引入了小數(shù)分頻技術(shù).但由于小數(shù)分頻的分頻系數(shù)存在周期性跳變問題,會(huì)產(chǎn)生小數(shù)雜散影響時(shí)鐘發(fā)生器的相位噪聲和雜散性能,所以通過采用調(diào)制器(dsm)10實(shí)現(xiàn)分頻比的隨機(jī)化,對(duì)量化噪聲進(jìn)行整形,將噪聲往高頻處推,消除小數(shù)分頻帶來(lái)的雜散,提高帶內(nèi)信噪比.為實(shí)現(xiàn)噪聲整形并考慮到電路穩(wěn)定性的需要,在設(shè)計(jì)中采用了3階的15-bit mash1-1-1 dsm,結(jié)構(gòu)如圖6所示.圖中x表示輸入,y表示輸出,eq
13、i表示第i級(jí)的量化誤差,由此可得: y(z)=x(z)+(1-z-1)3eq3(z).(4) 圖7為輸出時(shí)鐘向下擴(kuò)頻仿真,時(shí)鐘頻率為9.9510 ghz,三角波的頻率為30.525 khz. 2測(cè)試結(jié)果分析 在版圖布局中,為避免數(shù)字時(shí)鐘對(duì)模擬射頻部分的影響,采用隔離環(huán)措施對(duì)數(shù)字和模擬模塊進(jìn)行隔離,降低襯底耦合噪聲.電路采用smic 55 nm cmos 工藝流片,sscg整體芯片照片如圖8所示,電路的核心面積為0.7 mm0.4 mm.測(cè)試時(shí)輸入晶振頻率為100 mhz,利用aglient公司的頻譜分析儀得到擴(kuò)頻時(shí)鐘相位噪聲測(cè)試曲線如圖9所示,在1 mhz處,相位噪聲大小為-106.93 db
14、c/hz.擴(kuò)頻時(shí)鐘發(fā)生器實(shí)測(cè)頻譜如圖10所示.在非擴(kuò)頻模式下,頻譜的峰峰值能量為-14.08 dbm,在擴(kuò)頻模式下,峰峰值能量變?yōu)?30.54 dbm,向下擴(kuò)頻5 00010-6,峰峰值降落16.46 db.表1給出了與最近國(guó)際上發(fā)表的相關(guān)擴(kuò)頻時(shí)鐘發(fā)生器測(cè)試結(jié)果的比較,本設(shè)計(jì)的顯著特點(diǎn)是工作頻率高達(dá)10 ghz, 但所消耗的功耗卻最低,并且在1 mhz處的相位噪聲很小,對(duì)emi的抑制效果也很好. 3結(jié)論 在超高頻率下制造時(shí)鐘發(fā)生器的最大難度在于,在高頻工作下相位噪聲和抗電磁干擾的能力難以提升.本文在55 nm cmos工藝下,設(shè)計(jì)并實(shí)現(xiàn)了一種基于小數(shù)分頻鎖相環(huán)的低相噪10 ghz擴(kuò)頻時(shí)鐘發(fā)生器
15、.該時(shí)鐘發(fā)生器采用了帶開關(guān)電容陣列的vco模塊、低失配低噪聲電荷泵及調(diào)制器模塊,達(dá)到了很高的頻率輸出精度和良好的相噪性能.測(cè)試結(jié)果顯示在擴(kuò)頻模式下輸出頻譜向下擴(kuò)展5 00010-6,時(shí)鐘發(fā)生器在1 mhz處的相位噪聲為-106.93 dbc/hz,峰峰值降落為16.46 db,驗(yàn)證了本設(shè)計(jì)的有效性,滿足時(shí)鐘發(fā)生器的應(yīng)用要求. 參考文獻(xiàn) 1matsumoto y, fujii k, sugiura a. an analytical method for determining the optimal modulating waveform for dithered clock generatio
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