第5講-VGA顯示實(shí)驗(yàn)

1、FPGA and ASIC Technology Comparison - 1 2009 Xilinx, Inc. All Rights Reserved可編程邏輯器件實(shí)驗(yàn)可編程邏輯器件實(shí)驗(yàn)第五部分：第五部分：VGA顯示實(shí)驗(yàn)顯示實(shí)驗(yàn)郭杰2014-10 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 2 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 2 2009 Xilinx, Inc. Al

2、l Rights ReservedVGA(Video Graphics Array)背景背景VGA是視頻圖形陣列(Video Graphics Array)的簡稱，是IBM于1987年提出的一個(gè)使用模擬信號的圖形顯示標(biāo)準(zhǔn)。最初的VGA標(biāo)準(zhǔn)最大只能支持640480分辨率的顯示器，而為了適應(yīng)大屏幕的應(yīng)用，視頻電氣標(biāo)準(zhǔn)化組織VESA(Video Electronics Standards Association的簡稱)將VGA標(biāo)準(zhǔn)擴(kuò)展為SVGA標(biāo)準(zhǔn)，SVGA標(biāo)準(zhǔn)能夠支持更大的分辨率。人們通常所說的VGA實(shí)際上指的就是VESA制定的SVGA標(biāo)準(zhǔn)。 2007 Xilinx, Inc. All Right

3、s ReservedFPGA and ASIC Technology Comparison - 3 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 3 2009 Xilinx, Inc. All Rights ReservedVGA(Video Graphics Array)背景背景目前VGA接口信號主要包括以下：1.Red2.Green3.Blue4.Hsync5.VsyncFPGA通過串聯(lián)電阻直接驅(qū)動5個(gè)VGA信號。每個(gè)顏色信號串一個(gè)電阻，每位的顏色信號分別是R、G、B。通過分別對其置高或

4、低來產(chǎn)生8種顏色。Hsync是行同步信號，每行有效一次。Vsync是幀同步信號，每幀有效一次。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 4 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 4 2009 Xilinx, Inc. All Rights ReservedVGA接口信號接口信號VGA采用15針的接口，用于顯示的接口信號主要有5個(gè)：u 1個(gè)行同步信號u 1個(gè)場同步信號u 3個(gè)顏

5、色信號（紅、綠、藍(lán)）接口還包含自測試以及地址碼信號，一般由不同的制造商定義，主要用來進(jìn)行測試及支持其他功能。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 5 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 5 2009 Xilinx, Inc. All Rights ReservedVGA顯示器基于CRT(Cathode Ray Tube)，使用調(diào)幅模式，移動電子束(或陰極射線)在熒光屏上

6、顯示信息。LCD 使用矩陣開關(guān)給液晶加壓，在每個(gè)像素點(diǎn)上通過液晶來改變光的介電常數(shù)。盡管下面的描述僅限于CRT，LCD 已經(jīng)發(fā)展到可以同CRT 使用同樣的時(shí)序信號了。在CRT顯示器中，電流波形通過蹄形磁鐵產(chǎn)生磁場，使得電子束偏轉(zhuǎn)，光柵在顯示屏上橫向顯示，水平方向從左至右，垂直方向從上至下。當(dāng)電子束向正方向移動時(shí)，信息顯示，即從左至右、從上至下。如果電子束從后返回左或頂邊，顯示屏并不顯示任何信息。在消隱周期電子束重新分配和穩(wěn)定于新的水平或垂直位時(shí)，丟失了許多信息。VGA背景知識介紹背景知識介紹 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC

7、Technology Comparison - 6 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 6 2009 Xilinx, Inc. All Rights ReservedVGA驅(qū)動時(shí)序驅(qū)動時(shí)序VGA的時(shí)序不是直接由模擬信號產(chǎn)生的，而是由數(shù)字信號控制的，為了將數(shù)字信號變成模擬信號，中間要經(jīng)過D/A轉(zhuǎn)換處理。VGA接口沒有數(shù)據(jù)使能的，其顯示是通過行、場掃描的方式對顯示器進(jìn)行掃描控制實(shí)現(xiàn)的。所以，VGA的同步信號對時(shí)序的要求非常嚴(yán)格，如果同步信號沒有同步好，會造成顯示數(shù)據(jù)的丟失，甚至造成顯示

8、混亂。VGA接口的這些特性，使得在應(yīng)用中必須由專門的VGA控制器來實(shí)現(xiàn)嚴(yán)格的VGA驅(qū)動時(shí)序。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 7 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 7 2009 Xilinx, Inc. All Rights Reserved800600分辨率水平時(shí)序l 800600分辨率下一種常用的象素采樣頻率為50MHz。這里我們提供50MHz的時(shí)鐘l 水平時(shí)

9、序：一行中主要包括幾個(gè)部分：同步脈沖， 前沿，有效時(shí)間，后沿。l 同步脈沖：指Hsync信號有效(高電平)的時(shí)間；l 前沿：指在同步脈沖后，有效數(shù)據(jù)到來前，所有信號都必須置為無效的階段；l 有效時(shí)間：可以控制3個(gè)顏色信號，進(jìn)行相關(guān)的顯示；l 后沿：有效數(shù)據(jù)后，下一行開始前，所有信號都必須置為無效的階段。VGA水平時(shí)序水平時(shí)序 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 8 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technolo

10、gy Comparison - 8 2009 Xilinx, Inc. All Rights Reserved800600分辨率垂直時(shí)序l 垂直時(shí)序：和行時(shí)序類似，主要包括幾個(gè)部分：同步， 前沿，有效時(shí)間，后沿。l 同步行數(shù)：指Vsync信號有效(高電平)的行；l 前沿行數(shù)：指在同步脈沖后，有效行到來前，所有信號都必須置為無效的階段；l 有效行：可以控制3個(gè)顏色信號，進(jìn)行相關(guān)的顯示；l 后沿行數(shù)：有效數(shù)據(jù)后，下一行開始前，下一幀開始前，所有信號都必須置為無效的行。VGA垂直時(shí)序垂直時(shí)序 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Tec

11、hnology Comparison - 9 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 9 2009 Xilinx, Inc. All Rights ReservedVGA時(shí)序時(shí)序VGA時(shí)序簡圖如下： 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 10 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Compa

12、rison - 10 2009 Xilinx, Inc. All Rights Reserved時(shí)間參數(shù)時(shí)間參數(shù) 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 11 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 11 2009 Xilinx, Inc. All Rights ReservedVGA背景知識介紹背景知識介紹 2007 Xilinx, Inc. All Rights Reser

13、vedFPGA and ASIC Technology Comparison - 12 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 12 2009 Xilinx, Inc. All Rights Reserved三基色顯示碼表三基色顯示碼表 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 13 2007 Xilinx, Inc. All Rights ReservedFPGA and AS

14、IC Technology Comparison - 13 2009 Xilinx, Inc. All Rights Reserved實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟新建ISE工程(選擇器件類型、選擇仿真及綜合實(shí)現(xiàn)工具)新建verilog設(shè)計(jì)源文件(定義輸入、輸出端口信號)檢查設(shè)計(jì)是否存在語法錯(cuò)誤，是否可綜合新建Testbench測試文件，設(shè)計(jì)輸入激勵(lì)數(shù)據(jù)對設(shè)計(jì)的電路模塊進(jìn)行行為級仿真(功能仿真)定義電路輸入輸出信號與FPGA管腳的對應(yīng)關(guān)系(設(shè)計(jì)約束文件)綜合、實(shí)現(xiàn)電路設(shè)計(jì)，生成FPGA配置bit文件下載配置FPGA，在電路板上實(shí)現(xiàn)并演示功能 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 14 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 14 2009 Xilinx, Inc. All Rights Reserved實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟(詳詳)所用管腳分配如下：NET “CLK_50MHZ”LOC = “M6” ;NET “SW”LOC = “P11” ;NET “VGA_HSYNC”LOC = “J14” ;NET “VGA_VSYNC