數(shù)字電子技術(shù) 第五章 時序邏輯電路

1、 時序邏輯電路是一種重要的數(shù)字邏輯電路，其特點是電路任何一個時刻的輸出狀態(tài)不僅取決于當時的輸入信號，而且與電路的原狀態(tài)有關(guān)，具有記憶功能。 構(gòu)成組合邏輯電路的基本單元是邏輯門，而構(gòu)成時序邏輯電路的基本單元是觸發(fā)器。 時序邏輯電路在實際中的應(yīng)用很廣泛，數(shù)字鐘、交通燈、計算機、電梯的控制盤、門鈴和防盜報警系統(tǒng)中都能見到。本章主要介紹典型的時序邏輯部件：集成計數(shù)器的識別與應(yīng)用，集成寄存器的識別與應(yīng)用；時序邏輯電路的分析和設(shè)計。本章要點 計數(shù)器及應(yīng)用 寄存器及應(yīng)用 時序邏輯電路的分析與設(shè)計 計數(shù)器在計算機及各種數(shù)字儀表中應(yīng)用廣泛，具有記憶輸入脈沖個數(shù)的功能，還可以實現(xiàn)分頻、定時等。5.1.1 任務(wù)描述

2、 (1)按圖5.1所示連接電路，檢查無誤后接通電源。 (2)閉合開關(guān)S，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果；輸入時鐘脈沖，再觀察發(fā)光二極管的發(fā)光情況; (3)斷開開關(guān)S，輸入時鐘脈沖，觀察發(fā)光二極管的發(fā)光情況；連續(xù)輸入時鐘脈沖，觀察發(fā)光二極管的發(fā)光情況，依次將觀察到的結(jié)果記錄于表5.1。圖5.2 S斷開，來第2個CP時觀察到的現(xiàn)象 圖5.1 計數(shù)器演示電路1. 計數(shù)器的基本功能 如果將演示過程中的開關(guān)S閉合看作是“0”、斷開看作 是“1”，用替換S；將發(fā)光二極管“亮”看作是“1”、“亮” 看作是“0”，用Qn替換對應(yīng)的發(fā)光二極管；則表5.1可 轉(zhuǎn)換為計數(shù)器狀態(tài)轉(zhuǎn)換表，如表5.2所示。輸

3、 入輸 出對應(yīng)的十進制數(shù)CP1Q3Q2Q10000100000110011120102130113141004151015161106171117表5.2 計數(shù)器狀態(tài)轉(zhuǎn)換表CR 由表5.2可知，當時鐘脈沖（CP1）作為計數(shù)脈沖輸入時，計數(shù)器輸出的狀態(tài)與輸入的計數(shù)脈沖個數(shù)對應(yīng)的二進制數(shù)一致。因此，由計數(shù)器的輸出狀態(tài)可判斷出輸入了多少個計數(shù)脈沖，即計數(shù)器可以實現(xiàn)計數(shù)功能。2. 計數(shù)器分類 根據(jù)觸發(fā)器的觸發(fā)方式可分為計數(shù)器 根據(jù)進位規(guī)則不同可分為同步計數(shù)器異步計數(shù)器二進制計數(shù)器十進制計數(shù)器任意進制計數(shù)器 同步計數(shù)器的特點是構(gòu)成計數(shù)器的所有觸發(fā)器共用同一個時鐘脈沖，觸發(fā)器的狀態(tài)同時更新，計數(shù)速度快；而

4、異步計數(shù)的特點是構(gòu)成計數(shù)器的觸發(fā)器不共用同一個時鐘脈沖，所有觸發(fā)器更新狀態(tài)的時刻不一致，計數(shù)速度相對較慢。 在實際應(yīng)用中，計數(shù)器是以集成電路形式存在的，主要有集成二進制計數(shù)器、集成十進制計數(shù)器兩大類，其他進制計數(shù)器可由它們通過外電路設(shè)計來實現(xiàn)。在每一大類計數(shù)器中，又以同步與異步、加計數(shù)與可逆計數(shù)來細分。注意： 遵循二進制計數(shù)規(guī)則計數(shù)的計數(shù)器稱為二進制計數(shù)器。通常，由4位觸發(fā)器構(gòu)成的集成二進制計數(shù)器，通過引腳選擇可組成二-八-十六進制計數(shù)器。在外電路控制下，二進制計數(shù)器可實現(xiàn)十進制計數(shù)。如果將兩個集成二進制計數(shù)器級聯(lián)，還可以實現(xiàn)24進制計數(shù)、60進制計數(shù)等。1. 集成異步二進制計數(shù)器 圖5.1所

5、示演示電路中所用的74LS197是一個集成異步二進制加計數(shù)器，其引腳排列和邏輯符號如圖5.3（a）、（b）所示。 CRLD（a） 引腳排列 （b） 邏輯符號圖5.3 集成異步二進制計數(shù)器74LS19774LS197的14個引腳中：13腳 是異步清零端；1腳CT/ 是計數(shù)和置數(shù)控制端，低電平“0”時置數(shù)，高電平“1”時計數(shù)；8腳CP0、6腳CP1是2個時鐘脈沖輸入端，采用下降沿觸發(fā)；11、3、10、4腳D3D0是并行輸入數(shù)據(jù)端；12、2、9、5腳Q3Q0是計數(shù)器輸出端；14腳為供電電源端，7腳為接地端。 74LS197可以實現(xiàn)二-八-十六進制計數(shù)，其功能表如表5.3所示。CR輸 入輸 出說 明C

6、PD3D2D1D0Q3Q2Q1Q000000清零10d3 d2d1d0d3 d2d1d0置數(shù)11計 數(shù)CP0=CP、 CP1=Q0 ，16進制CP1= CP ，8 進制CP0=CP、 CP1=0/1， 2進制CT/LD表5.3 74LS197的功能表由表5.3可知，74LS197具有如下功能。 當13腳 接低電平“0”時，計數(shù)器被清零，低電平電壓最大值為0.8V。正常使用時，13腳 應(yīng)接高電平“1”，高電平電壓最小值為2V。 當1腳CT/ 接低電平“0”時，計數(shù)器置數(shù)，將11、3、10、4腳D3D0端等待輸入的數(shù)據(jù)置入計數(shù)器。計數(shù)器置入數(shù)據(jù)后，將以置入的數(shù)據(jù)為起點，開始計數(shù)。正常計數(shù)時，1腳C

7、T/ 應(yīng)接高電平“1”。 當8腳CP0接輸入的計數(shù)脈沖（CP）、6腳CP1接5腳Q0輸出時，在CP的下降沿，計數(shù)器進行十六進制計數(shù)。 只有6腳CP1接輸入的計數(shù)脈沖（CP）時，在CP的下降沿，計數(shù)器進行八進制計數(shù)。 只有8腳CP0接輸入的計數(shù)脈沖（CP）時，在CP的下降沿，計數(shù)器進行二進制計數(shù)。LDLDCRCR2. 集成同步二進制計數(shù)器 常用的集成同步二進制加計數(shù)器有74LS161、74LS163等。74LS161的實物圖、引腳排列和邏輯符號如圖5.4所示。 （a） 實物圖 （b） 引腳排列 （c） 邏輯符號圖5.4 集成同步二進制計數(shù)器74LS161 74LS161的16個引腳中：1腳 為異

8、步清零端，9腳 是置數(shù)控制端，7腳CTP、10腳CTT是計數(shù)器的工作狀態(tài)控制端； 2腳CP是計數(shù)脈沖輸入端，接計數(shù)器內(nèi)部所有觸發(fā)器的時鐘脈沖輸入端，實現(xiàn)觸發(fā)器狀態(tài)同步轉(zhuǎn)換； 36腳D0D3是并行輸入數(shù)據(jù)端，1114腳Q3Q0是計數(shù)器輸出端；15腳CO是進位信號輸出端，16腳為供電電源端，8腳為接地端。 74LS161的功能表如表5.4所示。CRLD輸 入輸 出說 明000000清零10d3 d2d1d0d3 d2d1d0置數(shù)1111計 數(shù) 1Q3Q1全1時，產(chǎn)生進位110保 持110保 持CR LD表5.4 74LS161的功能表PCTTCT CP3D2D1D0D3Q2Q1Q0QCO由表5.4

9、可知，74LS161具有如下功能。 當1腳 接低電平“0”時，計數(shù)器被清零，低電平電壓最大值為0.8V。正常使用時，1腳 應(yīng)接高電平“1”，高電平電壓最小值為2V。 當9腳 接低電平“0”時，計數(shù)器置數(shù)，將36腳D0D3端等待輸入的數(shù)據(jù)置入計數(shù)器。計數(shù)器置入數(shù)據(jù)后，將以置入的數(shù)據(jù)為起點，開始計數(shù)。正常計數(shù)時，9腳 應(yīng)接高電平“1”。 7腳CTP、10腳CTT全接高電平“1”時，在CP的上升沿，計數(shù)器進行十六進制計數(shù)。當Q3Q0全“1”時，產(chǎn)生進位，CO =1。 只要7腳CTP、10腳CTT中有一個接低電平“0”，計數(shù)器就處于保持狀態(tài)。CRLDCRLD 74LS163的引腳排列與74LS161沒

10、有區(qū)別，但采用同步清零方式。即：當 0時，只有在CP上升沿到來時計數(shù)器才清零。74LS163的功能表如表5.5所示。CR表5.5 74LS163的功能表輸 入輸 出說 明000000清零10d3d2d1d0d3d2d1d0置數(shù)1111計 數(shù)1Q3Q1全1時，產(chǎn)生進位110保 持110保 持CR LDPCTTCTCP3D2D1D0D3Q2Q1Q0QCO3. 二進制計數(shù)器的應(yīng)用 計數(shù)器可構(gòu)成分頻電路，又稱分頻器，主要用來降低信號的頻率，是數(shù)字系統(tǒng)中常用的電路。 分頻器的輸入信號頻率fI與輸出信號頻率fO之比稱為分頻比N，N進制計數(shù)器可實現(xiàn)N分頻。 靈活應(yīng)用計數(shù)器，可以實現(xiàn)任意分頻，如利用74LS1

11、61可以實現(xiàn)16分頻、8分頻、4分頻、2分頻，及16以內(nèi)的任意分頻。用74LS161構(gòu)成的7分頻邏輯電路如圖5.5（a）所示，輸入信號（CP1）與輸出信號（CPO）的波形圖如圖5.5（b）所示。 圖中，每個CPI作用后，74LS161就加“1”，當輸入第7個CPI后，Q2=Q1=Q0=1時，與非門輸入全“1”、輸出為“0”，計數(shù)器立即清零，并重新開始計數(shù)。此時，從CPO端輸出脈沖寬度為1個CPI周期的負脈沖，從而實現(xiàn)7分頻。 （a）邏輯電路圖 （b）波形圖 圖5.5 二進制計數(shù)器74LS161構(gòu)成的七分頻器 遵循十進制計數(shù)規(guī)則計數(shù)的計數(shù)器稱為十進制計數(shù)器。常用的有集成異步十進制加計數(shù)器74LS

12、90、集成同步十進制可逆計數(shù)器74LS192等。通過引腳選擇、外電路控制、多個計數(shù)器級聯(lián)，可用十進制計數(shù)器實現(xiàn)任意進制的計數(shù)。1. 集成異步十進制加計數(shù)器74LS9074LS90具有二-五-十進制計數(shù)功能，時鐘脈沖下降沿到來時，計數(shù)器狀態(tài)改變，其引腳排列和邏輯符號如圖5.6（a）、（b）所示。 （a） 引腳排列 （b） 邏輯符號 圖5.6 集成異步十進制計數(shù)器74LS9074LS90的14個引腳中： 2腳R0A、3腳R0B是直接復位（清零）端，具有與邏輯關(guān)系；6腳S9A、7腳S9B是直接置9端；14腳CP0是二進制計數(shù)脈沖輸入端，12腳Q0是二進制計數(shù)輸出端；1腳CP1是五進制計數(shù)脈沖輸入端，

13、11、8、9腳Q3Q1是五進制計數(shù)輸出端；5腳為供電電源端，10腳為接地端，4腳、13腳為空腳。 表5.6 74LS90功能表輸 入輸 出說 明CP0 CP1Q3 Q 2 Q 1 Q 010 0 0 0 0清零1 1 0 0 1置900 0Q 0輸 出二進制計數(shù) 0 Q3Q 2Q 1輸 出五進制計數(shù) Q 0Q3Q 2Q 1Q 0輸 出8421碼十進制計數(shù) Q 3 Q0Q3Q 2Q 1輸 出5421碼十進制計數(shù)9A9BSS0A0BRR74LS90的邏輯功能如表5.6所示。 由表5.6可知，74LS90具有如下功能。 2腳R0A、3腳R0B接高電平“1”時，計數(shù)器被清零，高電平電壓最小值為2V。正

14、常使用時，兩個引腳中至少有1個應(yīng)接低電平“0”，低電平電壓最大值為0.8V。 6腳S9A、7腳S9B接高電平“1”時，計數(shù)器置數(shù)為9。正常計數(shù)時，兩個引腳中至少有1個應(yīng)接低電平“0”。 只從14腳CP0加入計數(shù)脈沖時，實現(xiàn)二進制計數(shù)；只從1腳CP1加入計數(shù)脈沖時，實現(xiàn)五進制計數(shù)。 從14腳CP0加入計數(shù)脈沖、將Q0接到1腳CP1，實現(xiàn)8421碼十進制計數(shù)；從1腳CP1加入計數(shù)脈沖、將Q3接到1腳CP0，實現(xiàn)5421碼十進制計數(shù)器。2. 集成同步十進制可逆計數(shù)器74LS192 74LS192的其實物圖、引腳排列和邏輯符號如圖5.7所示。74LS192的16引腳中：5腳CPU是加計數(shù)脈沖輸入端，4

15、腳CPD是減計數(shù)脈沖輸入端；14腳CR是清零端，11腳 是置數(shù)控制端；9、10、1、15腳D3D0是并行輸入數(shù)據(jù)端，7、6、2、3腳Q3Q0是計數(shù)器輸出端；12腳 為進位輸出端，13腳 為借位輸出端；16腳為供電電源端，8腳為接地端。 LD（a） 實物圖 （b）引腳排列 （c） 邏輯符號圖5.7 集成同步十進制可逆計數(shù)器74LS192COBO74LS192的功能表如表5.7所示。 LD輸 入輸 出說明CR10000清零00d3 d2d1d0d3 d2d1d0置數(shù)0111保 持011加計數(shù)011減計數(shù)UCPDCP3D2D1D0D3Q2Q1Q0Q表5.7 74LS192的功能表由表5.7可知，74

16、LS192具有如下功能。 當14腳CR接高電平“1”時，計數(shù)器被清零，高電平電壓最小值為2V。正常使用時，14腳CR應(yīng)接低電平“0”，低電平電壓最大值為0.8V。 當11腳 接低電平“0”時，計數(shù)器置數(shù)，將9、10、1、15腳D3D0端等待輸入的數(shù)據(jù)置入計數(shù)器。計數(shù)器置入數(shù)據(jù)后，將以置入的數(shù)據(jù)為起點，開始計數(shù)。正常計數(shù)時，9腳 應(yīng)接高電平“1”。 5腳CPU、4腳CPD接高電平“1”時，計數(shù)器處于保持狀態(tài)，輸出端數(shù)據(jù)不改變。 4腳CPD接高電平“1”、5腳CPU接計數(shù)脈沖，在計數(shù)脈沖的上升沿作用下，進行十進制加計數(shù)。 5腳CPU接高電平“1”、4腳CPD接時鐘脈沖，在計數(shù)脈沖的上升沿作用下，進

17、行十進制減計數(shù)。 LDLD3. 十進制計數(shù)器的應(yīng)用 圖5.8所示是用2個集成異步十進制加計數(shù)器74LS90組成的六十進制計數(shù)器，當計數(shù)脈沖的周期為1s時，可作為數(shù)字鐘的“秒”部分。圖中：計數(shù)器A的Q2、Q1分別接至R0A、R0B端，當Q2、Q1同時為高電平時，將計數(shù)器A清零，實現(xiàn)六進制計數(shù)；計數(shù)器B為十進制計數(shù)器，歸零時，觸發(fā)計數(shù)器A開始計數(shù)；2個計數(shù)器級聯(lián)，實現(xiàn)六十進制計數(shù)。圖5.8 兩個十進制計數(shù)器組成的60進制計數(shù)器 在計數(shù)脈沖作用下，計數(shù)器中循環(huán)的狀態(tài)個數(shù)稱為計數(shù)器的模數(shù)，如八進制計數(shù)器的模數(shù)為8、十六進制計數(shù)器的模數(shù)為16、十進制計數(shù)器的模數(shù)為10。 所謂N進制計數(shù)器是指模數(shù)為除二進

18、制、十進制以外任意值的計數(shù)器，也稱為任意進制計數(shù)器，如模數(shù)為12的十二進制計數(shù)器、模數(shù)為60的六十進制計數(shù)器等。 獲得N進制計數(shù)器常用的方法有兩種：一是用時鐘觸發(fā)器和邏輯門進行設(shè)計，設(shè)計方法參閱5.3.2 ；二是利用已有的集成計數(shù)器，采用反饋歸零或反饋置數(shù)的方法來組成。 由于采用反饋歸零或反饋置數(shù)的方法，利用已有的集成計數(shù)器組成N進制計數(shù)器電路結(jié)構(gòu)非常簡單，因此在實際應(yīng)用中廣泛采用。在利用集成計數(shù)器具體組成N進制計數(shù)器時，根據(jù)選用集成計數(shù)器的模數(shù)不同，應(yīng)分兩種情形來考慮。 1. N進制計數(shù)器的模數(shù)(N)小于集成計數(shù)器的模數(shù)(M) 當N進制計數(shù)器的模數(shù)小于集成計數(shù)器的模數(shù)時，用集成計數(shù)器組成N進

19、制計數(shù)器的基本思路是設(shè)法跳過集成計數(shù)器M-N個多余的狀態(tài)。 （1）用反饋清零法實現(xiàn) 采用反饋清零法的基本原理是當集成計數(shù)器從全0狀態(tài)（記為S0）開始計數(shù)，經(jīng)過N-1個狀態(tài)后，設(shè)法產(chǎn)生一個清零信號，使集成計數(shù)器的下一個狀態(tài)返回到全0狀態(tài)，這樣就跳過了集成計數(shù)器的M-N個多余狀態(tài)，從而得到N進制計數(shù)器。采用反饋清零法時應(yīng)注意兩點，否則很容易發(fā)生錯誤。 對異步清零方式的計數(shù)器，必須用SN狀態(tài)產(chǎn)生清零信號。因為計數(shù)器一旦進入SN狀態(tài)使變?yōu)榈碗娖胶螅嫈?shù)器立刻被清零，SN狀態(tài)馬上又消失了，所以SN狀態(tài)只在這個極短的過渡過程中出現(xiàn)，而不存在于穩(wěn)定的狀態(tài)循環(huán)中。 對同步清零方式的計數(shù)器，由于變?yōu)榈碗娖胶笥嫈?shù)

20、器并不能立刻清零，還要等到下一個有效的CP邊沿到達時，計數(shù)器才清零變成S0狀態(tài)，所以必須用SN-1狀態(tài)產(chǎn)生清零信號。因為計數(shù)器一旦進入SN-1狀態(tài)使變?yōu)榈碗娖胶?，計?shù)器并不立刻被清零，因此SN-1狀態(tài)也是穩(wěn)定的狀態(tài)循環(huán)中的一個狀態(tài)。注意：【例5.1】 試利用集成十進制計數(shù)器74LS90構(gòu)成五進制計數(shù)器。解： 74LS90是異步十進制計數(shù)器，R0A、R0B是異步清零端，選擇SNS5Q3Q2Q1Q00101時產(chǎn)生清零信號，取R0AR0BQ2nQ0n。S50101只是一個短暫狀態(tài)，當Q3Q2Q1Q00101時，R0AR0B1，計數(shù)器立即清0，實現(xiàn)從0000 0100的五進制計數(shù)，電路連接如圖5.9所

21、示。圖5.9 例5.1的邏輯圖【例5.2】 試用74LS163設(shè)計一個十進制計數(shù)器。解：74LS163是同步二進制計數(shù)器， 是同步清零端，選擇SN-1S9Q3Q2Q1Q01001產(chǎn)生清零信號，取 。S91001是一個穩(wěn)定狀態(tài)，當Q3Q2Q1Q01001時， 0，此時再有一個CP上升沿，計數(shù)器被置為0000，實現(xiàn)從00001001的十進制計數(shù)，電路連接如圖5.10所示。CRCRn30CR=QQn 圖5.10 例5.2的邏輯圖（2）反饋置數(shù)法 采用反饋置數(shù)法的基本原理是：在集成計數(shù)器的M個狀態(tài)循環(huán)中，取任意一個狀態(tài)（記為S0）為起始狀態(tài)開始計數(shù)，經(jīng)過N-1個狀態(tài)以后，設(shè)法產(chǎn)生一個預(yù)置數(shù)信號，將計數(shù)

22、器重新置為起始狀態(tài)，這樣就跳過了M-N個狀態(tài)而得到N進制計數(shù)器。 采用反饋置數(shù)法組成N進制計數(shù)器時，也要注意兩 點。 對異步置數(shù)的計數(shù)器，必須用SN狀態(tài)產(chǎn)生置數(shù)信號。因為計數(shù)器一旦進入SN狀態(tài)使變?yōu)榈碗娖胶?，計?shù)器立刻被置數(shù)，SN狀態(tài)馬上又消失了，所以SN狀態(tài)只在這個極短的過渡過程中出現(xiàn)，而不存在于穩(wěn)定的狀態(tài)循環(huán)中。注意： 對同步置數(shù)的計數(shù)器，由于變?yōu)榈碗娖胶笥嫈?shù)器并不能立刻置數(shù)，還要等到下一個有效的CP邊沿到達時，計數(shù)器才置數(shù)變?yōu)镾0狀態(tài)，所以必須用SN-1狀態(tài)產(chǎn)生置數(shù)信號。因為計數(shù)器進入SN-1狀態(tài)使變?yōu)榈碗娖胶?，計?shù)器并不立刻被置數(shù)，因此SM-1狀態(tài)也是穩(wěn)定的狀態(tài)循環(huán)中的一個狀態(tài)。 說明

23、： 如果所設(shè)計的計數(shù)器在計數(shù)過程中跳過了產(chǎn)生進位輸出的狀態(tài)，那么進位輸出端將沒有輸出信號。如果需要進位信號，必須另外產(chǎn)生?！纠?.3】 試用集成二進制計數(shù)器74LS161設(shè)計一個十二進制計數(shù)器。解：74LS161是一個同步二進制計數(shù)器，是同步置數(shù)端，選擇SN-1S11Q3Q2Q1Q01011時產(chǎn)生置數(shù)信號，取 S111011是一個穩(wěn)定狀態(tài)，當Q3Q2Q1Q01011時， 0，此時再有一個CP上升沿，計數(shù)器被置為0000，實現(xiàn)計數(shù)器從00001011的十二進制計數(shù)，電路連接如圖5.11所示。310LD=Q Q Qnnn圖5.11 例5.3的邏輯圖LD【例5.4】 試用集成十進制計數(shù)器74LS19

24、2設(shè)計一個五進制計數(shù)器。解：74LS192是一個同步十進制可逆計數(shù)器，是異步置數(shù)端，選擇SNS5Q3Q2Q1Q0=0101產(chǎn)生置數(shù)信號，取 。S5=0101只是一個短暫狀態(tài)，當Q3Q2Q1Q00101時， 0，計數(shù)器立即清0，實現(xiàn)從0000 0100的五進制計數(shù)，電路連接如圖5.12所示：20LD=QQnn圖5.12 例5.4的邏輯圖LD2. N進制計數(shù)器的模數(shù)(N)大于集成計數(shù)器的模數(shù)(M) 當N進制計數(shù)器的模數(shù)大于集成計數(shù)器的模數(shù)時，可以用2個或2個以上的集成計數(shù)器級聯(lián)起來得到一個MM進制計數(shù)器，使MMN，然后利用清零法或置數(shù)法，將這個MM進制計數(shù)器轉(zhuǎn)換成N進制計數(shù)器。 在N可以分解為兩個

25、小于M的因數(shù)n1和n2相乘時，也可以先將兩個M進制計數(shù)器分別改接為n1進制和n2進制的計數(shù)器，然后將這兩個n1進制計數(shù)器和n2進制計數(shù)器級聯(lián)，得到N進制計數(shù)器?！纠?.5】 試用74LS90 組成一個二十三進制計數(shù)器。 解:用反饋清零法來實現(xiàn)。因為N=23、M=10，所以需要使用2個集成計數(shù)器74LS90，標記為C1和C0。先將兩組計數(shù)器均接成十進制計數(shù)器，然后將它們級聯(lián)接成一百進制計數(shù)器。在此基礎(chǔ)上，將C1的Q1和C0的Q1、Q0分別接至與門的輸入端，與門的輸出接C1和C0的清零端R0AR0B。工作時，在第23個計數(shù)脈沖作用后，計數(shù)器輸出為0010 0011狀態(tài)（十進制數(shù)23），C1的Q1與

26、 C0的Q1、Q0同時為1，使與門輸出高電平，即計數(shù)器C1和C0的清零端R0AR0B為高電平，計數(shù)器立即返回到0000 0000狀態(tài)，從而實現(xiàn)二十三進制計數(shù)。其邏輯電路如圖5.13所示。狀態(tài)0010 0011僅在瞬間出現(xiàn)一下。圖圖5.13 例例5.5的邏輯圖的邏輯圖【例5.6】 試用74LS163構(gòu)成一個八十二進制計數(shù)器。解：74LS163的清零方式為同步清零，即當 =0后，必須要有CP的上升沿才能完成清零。一片74LS163的最大模數(shù)N=16，要構(gòu)成N = 82進制計數(shù)器，應(yīng)由兩片74LS163芯片C1和C0完成。 先將它們級聯(lián)接成1616 = 256進制計數(shù)器，在此基礎(chǔ)上利用與非門反饋和計

27、數(shù)器的同步清零功能，在出現(xiàn)81時產(chǎn)生清零信號。 由于(81)10=(01010001)2，所以，將高位芯片C1的Q2Q0和低位芯片C0的Q0分別接至與非門的輸入端，與非門的輸出端接C1和C0的清零端。工作時，在第81個脈沖作用后，計數(shù)器輸出為01010001，C1的Q2、Q0與 C0的Q0同時為1，使與非門輸出為低電平，即C1和C0的=0，當?shù)?2個CP作用后，計數(shù)器立即返回到0000 0000狀態(tài)，從而實現(xiàn)八十二進制計數(shù)。其邏輯電路如圖5.14所示。CR圖圖5.14 例例5.6的邏輯圖的邏輯圖 寄存器具有接收數(shù)碼、存放或傳遞數(shù)碼的功能，由觸發(fā)器和邏輯門組成。其中，觸發(fā)器用來存放二進制數(shù)，邏輯

28、門用來控制二進制數(shù)的接收、傳送和輸出。由于一個觸發(fā)器只能存放1位二進制數(shù)，因此，存放n位二進制數(shù)的n位寄存器，需要n個觸發(fā)器來組成。 寄存器有數(shù)碼寄存器和移位寄存器2種。輸入輸出方式有并入-并出、并入-串出、串入-并出、串入-串出4種。當寄存器的每一位數(shù)碼由一個時鐘脈沖控制同時接收或輸出時，稱為并入或并出。而每個時鐘脈沖只控制寄存器按順序逐位移入或移出數(shù)碼時，稱為串入或串出。(1)按圖5.15所示連接電路，檢查無誤后接通電源。(2)閉合開關(guān)S，開關(guān)S3、S2、S1、 S0處于任意狀態(tài)，輸入單次脈沖，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。圖5.15 數(shù)碼寄存器功能演示電路(3)斷開開關(guān)S、

29、S3、S1，閉合S2、S0，輸入單次脈沖，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。(4)斷開開關(guān)S、S2、S0，閉合S3、S1，輸入單次脈沖，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。(5)斷開開關(guān)S、S2、S1、S0，閉合S3，輸入單次脈沖，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。依次將每次操作觀察到的結(jié)果記錄于表5.8。圖5.16所示是開關(guān)S3、S1斷開，S2、S0閉合時觀察到的現(xiàn)象。圖5.16 S3、S1斷開，S2、S0閉合時觀察到的現(xiàn)象1. 數(shù)碼寄存器的基本功能如果將演示過程中的開關(guān)閉合看作是“0”、斷開看作是“1”，用 替換 S、用D3D0替換對應(yīng)的開關(guān)S3S0；將發(fā)光二極

30、管“亮”看作是“1”、“不亮”看作是“0”，用Q3Q0替換對應(yīng)的發(fā)光二極管VD3VD0；用“”替換“任意”，“”替換“脈沖上升沿”。則表 5.8可轉(zhuǎn)換為數(shù)碼寄存器的狀態(tài)表，如表5.9 所示。 表5.9 數(shù)碼寄存器的狀態(tài)表CPD3D2D1D0Q3Q2Q1Q0任意00000110101010101010101101110111CR由表 5.9可知：無論寄存器中原來存儲的數(shù)碼是什么，只要時鐘脈沖(CP)上升沿到來，四位待存的數(shù)碼D3D0就同時被存入，使Q3Q2Q1Q0 = D3D2D1D0，并一直保存，直到下一個CP上升沿到來時存入新的數(shù)碼為止。這個過程也就是數(shù)碼寄存器接收和寄存數(shù)碼的過程。當外部電

31、路需要這些數(shù)碼時，可以直接從輸出端Q3Q2Q1Q0讀出。因此，數(shù)碼寄存器的基本邏輯功能是：接收并寄存數(shù)碼，輸出數(shù)碼。 2. 集成數(shù)碼寄存器 圖5.15所示的演示電路中所用的 74LS175 是一個集成數(shù)碼寄存器，其引腳排列和邏輯符號如圖 5.17（a）、（b）所示。（a） 引腳排列（b） 邏輯符號圖5.17 集成數(shù)碼寄存器74LS17574LS175的16個引腳中：1腳 是清零端，用于清除數(shù)碼寄存器保存的數(shù)碼，低電平“0”有效，正常使用時應(yīng)接高電平“1”；9 腳CP是時鐘脈沖輸入端，上升沿觸發(fā)；13、12、5、4 腳 D3 D0 是 4 位并行數(shù)據(jù)輸入端，15、10、7、2 腳Q3Q0是并行數(shù)

32、碼輸出端；16腳是供電電源端，8腳是接地端。CR 移位寄存器除了具有存儲數(shù)碼的功能以外，還具有移位功能。所謂移位功能，是指寄存器里存儲的數(shù)碼能在時鐘脈沖作用下依次左移或右移。因此，移位寄存器不僅可以用來寄存數(shù)碼，而且可以用來實現(xiàn)數(shù)碼的串行-并行轉(zhuǎn)換。1. 集成移位寄存器74LS194 74LS194是一個4位集成雙向移位寄存器，其實物圖、引腳排列和邏輯符號如圖 5.18所示。74LS194的16個引腳中：1腳 是清零端，用于清除移位寄存器保存的數(shù)碼，低電平“0”有效，正常使用時應(yīng)接高電平“1”；11腳CP是時鐘脈沖輸入端，上升沿觸發(fā)；2 腳DSR是右移串行輸入端，接收右移串行輸入數(shù)碼；7 腳D

33、SL是左移串行輸入端，接收左移串行輸入數(shù)碼；36腳D0D3是并行數(shù)碼輸入端，在CP上升沿將待寄存的數(shù)碼輸入寄存器；1215（a） 實物圖 （b）引腳排列 （c）邏輯符號圖5.18 4位雙向移位寄存器74LS194CR 腳Q3Q0是的并行輸出端，其中Q3兼作串行輸出端；10腳 M1 、9 腳 M0 是工作模式控制端；16腳是供電電源端，8腳是接地端。 74LS194的邏輯功能是數(shù)碼寄存和移位。數(shù)碼寄存時，可以串行輸入/輸出，也可以并行輸入/輸出。移位時，是右移還是左移由工作模式控制端 M1、M0 的輸入決定，具體工作模式選擇如表5.10的功能表所示。由表可知：M1M0 = 01時，右移；M1M0

34、 = 10時，左移；M1M0 = 11時，并行輸入。表5.10 4位集成移位寄存器74LS194的功能表輸 入輸 出工作模式CP串行并行Q0n+1Q1n+1Q2n+1Q3n+1M1M0DSLDSRD0D1D2D30000010Q0nQ1nQ2nQ3n111d0d1d2d3d0d1d2d310111Q0nQ1nQ2n10100Q0nQ1nQ2n1101Q1nQ2nQ3n11100Q1nQ2nQ3n0100Q0nQ1nQ2nQ3nCR2. 集成移位寄存器的應(yīng)用移位寄存器的應(yīng)用范圍很廣，可構(gòu)成移位寄存器型計數(shù)器、順序脈沖發(fā)生器、串行累加器，也可用于將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或?qū)⒉⑿袛?shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)

35、等。（1）移位寄存器型計數(shù)器將移位寄存器的輸出，以一定方式反饋到串行輸入端，可以得到一些電路連接十分簡單、編碼別具特色、用途極為廣泛的移位寄存器型計數(shù)器。 環(huán)形計數(shù)器 把n位移位寄存器的串行輸出，反饋到串行輸入端，就構(gòu)成了一個具有n種狀態(tài)的環(huán)形計數(shù)器。環(huán)形計數(shù)器常用于產(chǎn)生順序脈沖，即作為順序脈沖發(fā)生器（又稱脈沖分配器）使用。 用74LS194構(gòu)成的4位環(huán)形計數(shù)器，如圖5.19所示。在CP作用下，可以循環(huán)移位一個1，也可以循環(huán)移位一個0，只要先用啟動脈沖將計數(shù)器置入有效狀態(tài)（1000或1110），然后再加CP就可以得到4個狀態(tài)循環(huán)的計數(shù)器。環(huán)形計數(shù)器的優(yōu)點是電路結(jié)構(gòu)極為簡單，輸出狀態(tài)循環(huán)移位一個

36、1（或0），在CP脈沖驅(qū)動下Q端輪流出現(xiàn)矩形脈沖，可作為脈沖分配器；其缺點是狀態(tài)利用率低。圖5.19 4位環(huán)形計數(shù)器圖5.20所示是置入有效狀態(tài)1000時的狀態(tài)轉(zhuǎn)換圖，在10000100001000011000之間循環(huán)。74LS194有4位輸出，共16個狀態(tài)，除4個有效狀態(tài)外，還有12個狀態(tài)不在正常計數(shù)循環(huán)中，如果計數(shù)器由于某種原因，如噪音等暫時性的硬件故障，脫離了正常的循環(huán)，計數(shù)器將無法再正常工作，也就是不能自啟動。因此，要對圖5.19所示的電路進行修改，修改后的電路如圖5.21所示。該電路可以自啟動，保證正常工作。 圖5. 20 4位環(huán)形計數(shù)器的狀態(tài)圖 圖5.21 能自啟動的4位環(huán)形計數(shù)器

37、 扭環(huán)形計數(shù)器 扭環(huán)計數(shù)器又稱約翰遜計數(shù)器。把n位移位寄存器的串行輸出取反，反饋到串行輸入端，就構(gòu)成了一個具有2n種狀態(tài)的扭環(huán)計數(shù)器。用74LS194構(gòu)成的4位扭環(huán)形計數(shù)器，如圖5.22所示。圖5.22 4位扭環(huán)形計數(shù)器圖5.22所示的扭環(huán)形計數(shù)器共有8個有效循環(huán)狀態(tài)，狀態(tài)圖轉(zhuǎn)換圖如圖5.23所示。該扭環(huán)形計數(shù)器的優(yōu)點是每次輸出端狀態(tài)變化只有一個Q翻轉(zhuǎn)；缺點仍然是狀態(tài)利用率低，有2n-2n個狀態(tài)沒有利用。 該扭環(huán)形計數(shù)器不能自啟動，將其修改為圖5.24的形式，就可以自啟動了。 圖5.23 4位扭環(huán)形計數(shù)器的有效狀態(tài)圖圖5.24 能自啟動的4位扭環(huán)形計數(shù)器（2）數(shù)據(jù)的串、并行轉(zhuǎn)換數(shù)據(jù)的串行/并行

38、轉(zhuǎn)換是指串行輸入的數(shù)碼，經(jīng)轉(zhuǎn)換電路之后變換成并行輸出。用2片74LS194組成的7位串/并行數(shù)據(jù)轉(zhuǎn)換電路，如圖5.25所示。 圖5.25 串行輸入-并行輸出數(shù)據(jù)轉(zhuǎn)換電路 圖中，M0端接高電平1，M1受Y7控制，2片寄存器連接成串行輸入右移工作模式。Y7是轉(zhuǎn)換結(jié)束標志。當Y7=1時，M1為0，使之成為M1M0=01的串入右移工作模式；當Y7=0時，M1=1、M1M0=11，則串行送數(shù)結(jié)束，標志著串行輸入的數(shù)據(jù)已寄存在寄存器中可以并行輸出了。具體轉(zhuǎn)換過程如下: 轉(zhuǎn)換前，端加低電平，使1、2兩片寄存器的內(nèi)容清0，此時M1M0=11，寄存器執(zhí)行并行輸入工作模式。當?shù)谝粋€CP到來后，寄存器的輸出狀態(tài)Y0

39、Y7預(yù)置為01111111，與此同時M1M0變?yōu)?1，轉(zhuǎn)換電路變?yōu)閳?zhí)行串入右移工作模式，串行輸入數(shù)據(jù)由1片的DSR端加入。隨著CP的依次加入，輸出狀態(tài)的變化如表5.11所示。由表5.11可見，右移操作7次之后，Y7變?yōu)?，M1M0又變?yōu)?1，說明串行輸入結(jié)束。這時，串行輸入的7位數(shù)據(jù)已經(jīng)寄存在寄存器中，可以并行輸出了。當再來一個CP時，電路又重新執(zhí)行一次并行輸入，將寄存器的輸出狀態(tài)Y0Y7預(yù)置為01111111，為第二組串行數(shù)據(jù)轉(zhuǎn)換作好了準備。時鐘脈沖寄存器狀態(tài)說 明CPY0Y1Y2Y3Y4Y5Y6Y7000000000清零101111111并行輸入、預(yù)置2d00111111右移操作3d1d0

40、0111114d2d1d0011115d3d2d1d001116d4d3d2d1d00117d5d4d3d2d1d0018d6d5d4d3d2d1d00右移、并行輸出901111111并行輸入、預(yù)置表5.11 串行/并行轉(zhuǎn)換電路的狀態(tài)表 時序邏輯電路的分析實際上是一個讀圖、識圖的過程，就是根據(jù)給定的時序邏輯電路，通過分析其狀態(tài)和輸出信號在輸入變量和時鐘作用下的轉(zhuǎn)換規(guī)律，理解其邏輯功能和工作特性。時序邏輯電路的設(shè)計是時序邏輯電路分析的逆過程，就是根據(jù)給定的邏輯問題，設(shè)計出滿足要求的時序邏輯電路。5.3.1 時序邏輯電路的分析1. 時序邏輯電路分析的一般步驟 時序邏輯電路分析的一般步驟可歸納為：寫

41、方程式、求狀態(tài)方程、進行計算、畫狀態(tài)轉(zhuǎn)換圖（或狀態(tài)轉(zhuǎn)換表）、確定電路的邏輯功能等。（1）寫方程式仔細觀察、分析時序電路，然后再逐一寫出以下3個方程。 時鐘方程：各個觸發(fā)器時鐘信號的邏輯表達式。 輸出方程：時序電路各個輸出信號的邏輯表達式。 驅(qū)動方程：各個觸發(fā)器輸入端信號的邏輯表達式。（2）求狀態(tài)方程把驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，即可求出時序電路的狀態(tài)方程。（3）進行計算 把電路輸入和現(xiàn)態(tài)的各種可能取值，代入狀態(tài)方程和輸出方程進行計算，求出相應(yīng)的次態(tài)和輸出。（4）畫狀態(tài)轉(zhuǎn)換圖（5）確定電路的邏輯功能根據(jù)狀態(tài)轉(zhuǎn)換圖確定電路的邏輯功能，必要的話，可用文字詳細描述。2. 分析舉例【例5.7】 試

42、分析圖5.26所示同步時序邏輯電路的邏輯功能，并說明該電路能否自啟動。FF0、FF1和FF2為下降沿觸發(fā)的JK觸發(fā)器。圖5.26 例5.1的邏輯電路解：（1）寫方程式 時鐘方程 CP2 = CP1 = CP0=CP對于同步時序電路而言，只要觸發(fā)沿到來，各個觸發(fā)器都將按特性方程動作。因此，時鐘方程也可省略不寫。 驅(qū)動方程 輸出方程 Y =Q2nnQKJ200nQKJ011nnQQJ012（2）求狀態(tài)方程將驅(qū)動方程代入JK觸發(fā)器的特性方程 ，得電路狀態(tài)方程為:（3）進行計算并列狀態(tài)轉(zhuǎn)換表依次假定電路的現(xiàn)態(tài)Q2n、Q1n、Q0n 的值，代入狀態(tài)方程和輸出方程，求出相應(yīng)的次態(tài)和輸出，如表5.12所示。

43、nnnQKQJQ1nnnnnQQQQQ020210nnnnnQQQQQ010111nnnnQQQQ01212表5.12 例5.1電路的狀態(tài)轉(zhuǎn)換表現(xiàn) 態(tài)次 態(tài)輸 出Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y00000100010100010011001110001000001101011111001011110011（4）畫狀態(tài)轉(zhuǎn)換圖 根據(jù)狀態(tài)表，可從初始狀態(tài)000開始，畫出次態(tài)和輸出。前一個次態(tài)又作為下一個CP到來前的現(xiàn)態(tài)，依次類推，畫出所有可能出現(xiàn)的狀態(tài)，如圖5.27所示。圖5.27 例5.7電路的狀態(tài)轉(zhuǎn)換圖 該電路中利用的有效狀態(tài)有5個，沒有利用的無效狀態(tài)有3個，無效狀態(tài)在CP作用

44、下總能進入有效狀態(tài)的循環(huán)中來。因此，該電路能夠自啟動。在實際應(yīng)用中，不能自啟動的電路是沒有意義的。（5）電路的邏輯功能 通過上述分析，可歸納出該電路是一個能自啟動的同步五進制加法計數(shù)器。【例5.8】 試分析圖5.28所示同步時序電路的邏輯功能。圖5.28 例5.8的邏輯圖nQD12nQD01nnQQD010解：（1）寫方程式時鐘方程 CP2 = CP1 = CP0 = CP驅(qū)動方程輸出方程：nQY22nQY11nQY00（2）求狀態(tài)方程將驅(qū)動方程代入D觸發(fā)器的特性方程Qn+1 = D，得電路的狀態(tài)方程nnQDQ1212nnQDQ0111nnnQQDQ01010（3）進行計算并列狀態(tài)表 依次假定

45、電路的現(xiàn)態(tài)Q2n、Q1n、Q0n的值，代入狀態(tài)方程和輸出方程，求出相應(yīng)的次態(tài)和輸出，如表5.13所示。由于該電路的輸出Y2、Y1、Y0就是各觸發(fā)器的狀態(tài)，所以狀態(tài)轉(zhuǎn)換表中可不單列輸出欄。現(xiàn) 態(tài)次 態(tài) Q2n Q1n Q0n Q2n+1Q1n+1Q0n+1000001001010010100011110100001101010110100111110表5.13 例5.8電路的狀態(tài)轉(zhuǎn)換表（4）畫狀態(tài)轉(zhuǎn)換圖根據(jù)狀態(tài)表可畫出電路的狀態(tài)轉(zhuǎn)換圖，如圖5.29所示。由圖可見，001、010、100三個狀態(tài)形成閉合回路，電路正常工作時，其狀態(tài)總是按照回路中的箭頭方向循環(huán)變化。圖5.29 例5.2的狀態(tài)轉(zhuǎn)換圖

46、這三個狀態(tài)構(gòu)成了有效序列，稱它們?yōu)橛行顟B(tài)，其余的五個狀態(tài)則稱為無效狀態(tài)。從狀態(tài)轉(zhuǎn)換圖還可以看出，無論電路的初始狀態(tài)如何，經(jīng)過若干CP脈沖之后，總能進入有效序列。因此，該電路具有自啟動能力。 設(shè)電路的初始狀態(tài)為000，根據(jù)狀態(tài)轉(zhuǎn)換表或狀態(tài)轉(zhuǎn)換圖，可畫出時序圖，如圖5.30所示。圖5.30 例5.8的時序圖（5）電路的邏輯功能 僅由狀態(tài)轉(zhuǎn)換表是不太容易觀察該電路邏輯功能的。而由狀態(tài)轉(zhuǎn)換圖可見，電路的有效狀態(tài)是3位循環(huán)碼。從時序圖可以看出，電路正常工作時，各觸發(fā)器的Q端輪流出現(xiàn)一個脈沖信號，其寬度為一個CP周期，即1TCP,循環(huán)周期為3TCP。這可以看作是在CP作用下，電路把寬度為1TCP的脈沖依

47、次分配給Q0、Q1、Q2各端，因此，電路的功能為脈沖分配器或節(jié)拍脈沖發(fā)生器。 設(shè)計時序邏輯電路的任務(wù)就是根據(jù)給定的邏輯問題，設(shè)計出滿足要求的時序邏輯電路。在實際應(yīng)用中，常用集成觸發(fā)器和門電路配合來設(shè)計時序邏輯電路。通常，電路設(shè)計最簡的標準是：所用的觸發(fā)器和門電路的數(shù)量以及門的輸入端數(shù)目盡可能少。1. 時序邏輯電路設(shè)計的一般步驟 時序邏輯電路設(shè)計的一般步驟是：根據(jù)邏輯要求，確定電路狀態(tài)轉(zhuǎn)換規(guī)律，并由此求出各觸發(fā)器的驅(qū)動方程和輸出方程，最后畫出相應(yīng)的邏輯電路圖。具體過程如下:（1）根據(jù)設(shè)計要求和給定條件，確定電路內(nèi)部狀態(tài)。（2）畫出狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表，即建立原始狀態(tài)轉(zhuǎn)換圖。（3）狀態(tài)化簡。即合

48、并等價狀態(tài)，畫出最簡狀態(tài)轉(zhuǎn)換圖。等價狀態(tài)是指輸入相同、輸出相同、轉(zhuǎn)至次態(tài)也相同的重復狀態(tài)。（4）狀態(tài)分配，即對狀態(tài)進行編碼，給每個狀態(tài)確定一個二進制編碼。因為電路的狀態(tài)是用觸發(fā)器狀態(tài)的不同組合表示的，所以狀態(tài)分配前要確定觸發(fā)器的數(shù)目n，為獲得M個狀態(tài)組合，應(yīng)取2n-1M2n。（5）確定觸發(fā)器的類型，根據(jù)狀態(tài)轉(zhuǎn)換圖（或狀態(tài)轉(zhuǎn)換表）及觸發(fā)器的特性，求出觸發(fā)器的驅(qū)動方程和輸出方程。（6）畫出邏輯電路圖。（7）檢查所設(shè)計的電路是否具有自啟動能力。如無自啟動能力，則需要修改設(shè)計。2. 設(shè)計舉例【例5.9】 設(shè)計一個串行數(shù)據(jù)檢測器，對它的要求是：連續(xù)輸入3個或3個以上的1時，輸出為1，其他情況輸出為0。解:(1)確定電路的內(nèi)部狀態(tài)檢測電路的輸入信號是串行數(shù)據(jù)，輸出信號是檢測結(jié)果，從起始狀態(tài)出發(fā)，要記錄連續(xù)輸入3個和3個以上1的情況，電路要設(shè)置4個內(nèi)部狀態(tài)。即：沒輸入1之前的狀態(tài)S0，輸入1個1后的狀態(tài)S1，輸入2個1后的狀態(tài)S2，輸入3個1或3個以上1后的狀態(tài)S3。(2)建立原始狀態(tài)轉(zhuǎn)換圖 設(shè)X/Y表示電路的輸入數(shù)據(jù)/輸出信號。依題意，起