FSK數(shù)字信號頻帶傳輸系統(tǒng)的設(shè)計(jì)與建模

1、武漢理工大學(xué)數(shù)字通信系統(tǒng)課程設(shè)計(jì)課程設(shè)計(jì)任務(wù)書學(xué)生姓名： COBE 專業(yè)班級： 電信1333班 指導(dǎo)教師： 工作單位： 信息工程學(xué)院 題 目: 2FSK數(shù)字信號頻帶傳輸系統(tǒng)的設(shè)計(jì)與建模 初始條件：（1）MAX+plus、Quartus II、ISE等軟件；（2）課程設(shè)計(jì)輔導(dǎo)書：通信原理課程設(shè)計(jì)指導(dǎo)（3）先修課程：數(shù)字電子技術(shù)、模擬電子技術(shù)、電子設(shè)計(jì)EDA、通信原理要求完成的主要任務(wù): （包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說明書撰寫等具體要求）（1）課程設(shè)計(jì)時(shí)間：；（2）課程設(shè)計(jì)題目：2FSK數(shù)字信號頻帶傳輸系統(tǒng)的設(shè)計(jì)與建模；（3）本課程設(shè)計(jì)統(tǒng)一技術(shù)要求：按照要求對題目進(jìn)行邏輯分析，了解2FS

2、K數(shù)字信號的產(chǎn)生方法，畫出FSK調(diào)制解調(diào)的方框圖，編寫VHDL語言程序，上機(jī)調(diào)試、仿真，記錄實(shí)驗(yàn)結(jié)果波形，對實(shí)驗(yàn)結(jié)果進(jìn)行分析； （4）課程設(shè)計(jì)說明書按學(xué)校“課程設(shè)計(jì)工作規(guī)范”中的“統(tǒng)一書寫格式”撰寫，并標(biāo)明參考文獻(xiàn)至少5篇；（5）寫出本次課程設(shè)計(jì)的心得體會（至少500字）。時(shí)間安排：第19周參考文獻(xiàn)： 江國強(qiáng).EDA技術(shù)與應(yīng)用. 北京：電子工業(yè)出版社，2010 John G. Proakis.Digital Communications. 北京：電子工業(yè)出版社，2011指導(dǎo)教師簽名： 年 月 日系主任（或責(zé)任教師）簽名： 年 月 日本科生課程設(shè)計(jì)成績評定表姓 名性 別專業(yè)班級課程設(shè)計(jì)題目：2F

3、SK數(shù)字信號頻帶傳輸系統(tǒng)的設(shè)計(jì)與建模課程設(shè)計(jì)答辯或質(zhì)疑記錄：成績評定依據(jù)：最終評定成績（以優(yōu)、良、中、及格、不及格評定） 指導(dǎo)教師簽字： 年 月 日目 錄1 設(shè)計(jì)要求分析1 1.1 題目的意義1 1.2 設(shè)計(jì)要求12 FSK設(shè)計(jì)的原理與方案2 2.1 FSK的調(diào)制2 2.1.1 直接調(diào)頻法2 2.1.2 頻率鍵控法2 2.1.3 基于FPGA的FSK調(diào)制方案3 2.2 FSK的解調(diào)3 2.2.1 同步（相干）解調(diào)法3 2.2.2 FSK濾波非相干解調(diào)法4 2.2.3 基于FPGA的FSK解調(diào)方案43 FSK設(shè)計(jì)的程序與仿真5 3.1 FSK基于VHDL語言調(diào)制5 3.1.1 FSK調(diào)制程序5

4、3.1.2 FSK調(diào)制仿真6 3.2 FSK基于VHDL語言解調(diào)10 3.2.1 FSK調(diào)制程序10 3.2.2 FSK調(diào)制仿真114 FSK基于FPGA實(shí)物測試14 4.1 FPGA原理圖及其引腳分配14 4.1.1 數(shù)碼管電路介紹14 4.1.2 按鍵電路介紹15 4.1.3 LED電路介紹16 4.2 FPGA程序17 4.3 FPGA結(jié)果演示195 課程設(shè)計(jì)心得206 參考文獻(xiàn)21武漢理工大學(xué)數(shù)字通信系統(tǒng)課程設(shè)計(jì)1 設(shè)計(jì)要求分析1.1 題目的意義數(shù)字調(diào)制技術(shù)是現(xiàn)代通信的一個重要內(nèi)容，在數(shù)字通信系統(tǒng)中,由于數(shù)字信號具有豐富的低頻成份，不宜進(jìn)行無線傳輸或長距離電纜傳輸，因而需要將基帶信號進(jìn)

5、行數(shù)字調(diào)制(Digital Modulation)。數(shù)字調(diào)制同時(shí)也是數(shù)字信號頻分復(fù)用的基本技術(shù)。數(shù)字調(diào)制與模擬調(diào)制都屬于正弦波調(diào)制，但是，數(shù)字調(diào)制是調(diào)制信號為數(shù)字型的正弦波調(diào)制,因而數(shù)字調(diào)制具有自身的特點(diǎn),一般說來數(shù)字調(diào)制技術(shù)分為兩種類型：一是把數(shù)字基帶信號當(dāng)作模擬信號的特殊情況來處理；二是利用數(shù)字信號的離散取值去鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制。后一種方法通常稱為鍵控法。例如可以對載波的振幅、頻率及相位進(jìn)行鍵控，便可獲得振幅鍵控(ASK)、移頻鍵控(FSK)、相移鍵控(PSK)等調(diào)制方式。移頻鍵控(FSK)是數(shù)字信息傳輸中使用較早的一種調(diào)制形式，它由于其抗干擾及衰落性較好且技術(shù)容易實(shí)現(xiàn)，因而在集散

6、式工業(yè)控制系統(tǒng)中被廣泛采用。以往的鍵控移頻調(diào)制解調(diào)器采用“定功能集成電路+連線”式設(shè)計(jì)；集成塊多，連線復(fù)雜，容易出錯，且體積較大，本設(shè)計(jì)采用Lattice公司的FPGA芯片，有效地縮小了系統(tǒng)的體積，降低了成本，增加了可靠性，同時(shí)系統(tǒng)采用VHDL語言進(jìn)行設(shè)計(jì)，具有良好的可移植性及產(chǎn)品升級的系統(tǒng)性。1.2 設(shè)計(jì)要求1.了解了FSK信號的基本概念后，利用Quartus II軟件中的VHDL語言對2FSK頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計(jì)。2.程序設(shè)計(jì)運(yùn)行成功后，在利用VHDL語言對FSK頻移鍵控系統(tǒng)進(jìn)行調(diào)制、解調(diào)的波形仿真。3.最后通過VHDL語言制作出FSK頻移鍵控系統(tǒng)調(diào)制、解調(diào)的電路圖。1武漢

7、理工大學(xué)數(shù)字通信系統(tǒng)課程設(shè)計(jì)2 FSK設(shè)計(jì)的原理與方案2.1 FSK的調(diào)制頻移鍵控即FSK（FrequencyShift Keying）數(shù)字信號對載波頻率調(diào)制，主要通過數(shù)字基帶信號控制載波信號的頻率來來傳遞數(shù)字信息。在二進(jìn)制情況下，“1”對應(yīng)于載波頻率，“0”對應(yīng)載波頻率，但是它們的振幅和初始相位不變化。FSK信號產(chǎn)生的兩種方法：2.1.1直接調(diào)頻法用二進(jìn)制基帶矩形脈沖信號去調(diào)制一個調(diào)頻器，使其輸出兩個不同頻率的碼元。一般采用的控制方法是：當(dāng)基帶信號為正時(shí)（相當(dāng)于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當(dāng)基帶信號為負(fù)時(shí)（相當(dāng)于“0”碼），改

8、變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為f2）；從而實(shí)現(xiàn)了調(diào)頻。這種方法產(chǎn)生的調(diào)頻信號是相位連續(xù)的，雖然實(shí)現(xiàn)方法簡單，但頻率穩(wěn)定度不高，同時(shí)頻率轉(zhuǎn)換速度不能做得太快，但是其優(yōu)點(diǎn)是由調(diào)頻器所產(chǎn)生的FSK信號在相鄰碼元之間的相位是連續(xù)的。2.1.2頻率鍵控法頻率鍵控法也稱頻率選擇法。它有兩個獨(dú)立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實(shí)現(xiàn)FSK調(diào)制。圖1 頻率健控法原理框圖鍵控法產(chǎn)生的 FSK信號頻率穩(wěn)定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個高頻振蕩的輸出電壓通常不可能相等，于是uFSK

9、（t）信號在基帶信息變換時(shí)電壓會發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。2.1.3 基于FPGA的FSK調(diào)制方案圖2 FSK調(diào)制方框圖圖3 FSK調(diào)制電路符號2.2 FSK的解調(diào)數(shù)字頻率鍵控（FSK）信號常用的解調(diào)方法有很多種如：2.2.1 同步（相干）解調(diào)法在同步解調(diào)器中，有上、下兩個支路，輸入的FSK信號經(jīng)過和兩個帶通濾波器后變成了上、下兩路ASK信號，之后其解調(diào)原理與ASK類似，但判決需對上、下兩支路比較來進(jìn)行。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：圖4 相干解調(diào)法原理框圖接收信號經(jīng)過并聯(lián)的兩路帶通濾波器進(jìn)行濾波與本地相干載波相乘和包絡(luò)檢波

10、后，進(jìn)行抽樣判決，判決的準(zhǔn)則是比較兩路信號包絡(luò)的大小。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：如果上支的信號包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。 2.2.2 FSK濾波非相干解調(diào)法輸入的FSK中頻信號分別經(jīng)過中心頻為、的帶通濾波器，然后分別經(jīng)過包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時(shí)抽樣（其中k為整數(shù)），并且將這些值進(jìn)行比較。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。圖5 非相干解調(diào)法原理框圖2.2.3 基于FPGA的FSK解調(diào)方案圖6 FSK解調(diào)方框圖圖7 FSK解調(diào)電路符號22武漢理工大學(xué)數(shù)字通信系統(tǒng)課程設(shè)計(jì)3 FSK設(shè)計(jì)的程序與仿真3

11、.1 FSK基于VHDL語言調(diào)制3.1.1 FSK調(diào)制程序文件名： FSKTZ-功能：基于VHDL硬件描述語言，對基帶信號進(jìn)行FSK調(diào)制LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FSKTZ IS PORT(CLK:IN STD_LOGIC;-系統(tǒng)時(shí)鐘 START:IN STD_LOGIC;-開始調(diào)制信號 X:IN STD_LOGIC;-基帶信號 Y:OUT STD_LOGIC);-調(diào)制信號END FSKTZ;ARCHIT

12、ECTURE BEHAV OF FSKTZ ISSIGNAL Q1:INTEGER RANGE 0 TO 11;-載波信號F1的分頻計(jì)數(shù)器SIGNAL Q2:INTEGER RANGE 0 TO 3;-載波信號F2的分頻計(jì)數(shù)器SIGNAL F1,F2:STD_LOGIC;-載波信號F1，F(xiàn)2 BEGIN PROCESS(CLK)-產(chǎn)生載波F1 BEGIN IF (CLK'EVENT AND CLK='1') THEN IF START='0' THEN Q1<=0; ELSIF Q1<=5 THEN F1<='1'Q1&

13、lt;=Q1+1;-改變Q1可以改變載波F1-的占空比 ELSIF Q1=11 THEN F1<='0'Q1<=0; ELSE F1<='0'Q1<=Q1+1; END IF; END IF; END PROCESS; PROCESS(CLK)-產(chǎn)生載波F2 BEGIN IF (CLK'EVENT AND CLK='1') THEN IF START='0' THEN Q2<=0; ELSIF Q2=1 THEN F2<='0'Q2<=0; ELSIF Q2<

14、=0 THEN F2<='1'Q2<=Q2+1; ELSE F2<='0'Q2<=Q2+1; END IF; END IF; END PROCESS; PROCESS(CLK,X)-此進(jìn)程完成對基帶信號的FSK調(diào)制 BEGIN IF (CLK'EVENT AND CLK='1') THEN IF X='0' THEN Y<=F1;-X=0時(shí)，輸出F1 ELSE Y<=F2;-X=1時(shí)，輸出F2 END IF; END IF; END PROCESS;END BEHAV;3.1.2 FSK

15、調(diào)制仿真工程編譯通過后，必須對其功能和時(shí)序性能進(jìn)行仿真測試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。整個時(shí)序仿真測試流程一般有建立波形文件、輸入信號節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號、波形文件存盤、運(yùn)行仿真器和分析方針波形等步驟。假設(shè)需要調(diào)制的二進(jìn)制序列為1 1 0 1 0 0 1 0 1 1 0 0 1，且碼元寬度為480ns。一、FSK調(diào)制波形仿真建立仿真測試波形文件。選擇Quartus II主窗口的File菜單的New選項(xiàng)，在彈出的文件類型編輯對話框中，選擇Other Files中的Vector Weaveform File項(xiàng)，單擊OK按鈕，即出現(xiàn)如圖8所示的波形文件編輯窗口。圖8 波形文件編輯窗

16、口設(shè)置仿真時(shí)間區(qū)域。對于時(shí)序仿真測試來說，將仿真時(shí)間設(shè)置在一個合理的時(shí)間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時(shí)間區(qū)域?qū)⒁暰唧w的設(shè)計(jì)項(xiàng)目而定。設(shè)計(jì)中整個仿真時(shí)間區(qū)域設(shè)為6us、時(shí)間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。輸入工程信號節(jié)點(diǎn)選擇View菜單中的Utility Windows項(xiàng)的Node Finder，即可彈出如圖4.1.2所示的對話框，在此對話框Filter項(xiàng)中選擇Pins:all&Registers:Post-fitti

17、ng，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計(jì)中的PL_FSK工程的所有端口的引腳名。用鼠標(biāo)將時(shí)鐘信號節(jié)點(diǎn)clk、start、x、q1、f1、q2、f2和y分別拖到波形編輯窗口，如圖9所示，此后關(guān)閉Nodes Found窗口即可。圖9 FSK調(diào)制波形編輯器輸入信號窗口設(shè)計(jì)信號波形。單擊圖9左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標(biāo)在波形編輯窗口單擊（右擊為放大，左擊為縮?。狗抡孀鴺?biāo)處于適當(dāng)位置。單擊圖9窗口的時(shí)鐘信號clk使之變成藍(lán)色條，再單擊右鍵，選擇Value設(shè)置中的Count Value項(xiàng)，設(shè)置clk為連續(xù)變化的二進(jìn)制值，初始值為“0

18、”。單擊start使之變成藍(lán)色，再單擊右鍵，選擇Value設(shè)置中的Forcing High項(xiàng)，使start變成高電平信號。單擊x使之變成藍(lán)色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號。文件存盤選擇File中的Save as項(xiàng)，將波形文件以默認(rèn)名FSKTZ.vwf存盤即可。 所有設(shè)置完成后，即可啟動仿真器ProcessingStart Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。仿真波形輸出文件FSKTZ Simulation Report將自動彈出如圖10所示。注意，Quartus II的仿真波形文件中，波形編

19、輯文件（*.vwf）與波形仿真報(bào)告輸出文件（Simulation Report）是分開的，而Maxplus II的激勵波形編輯文件與波形仿真報(bào)告輸出文件是合二為一的。圖10 FSK調(diào)制VHDL程序仿真全圖圖11 FSK調(diào)制VHDL程序仿真局部放大圖二、FSK調(diào)制電路FSK調(diào)制電路如圖12所示：圖12 FSK調(diào)制電路圖Quartus II可實(shí)現(xiàn)硬件描述語言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應(yīng)的RTL電路圖的生成。其方法為：選擇ToolsRTL Viewer，可以打開FSKTZ工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項(xiàng)，可了解個層次的電路結(jié)

20、構(gòu)。3.2 FSK基于VHDL語言解調(diào)3.2.1 FSK解調(diào)程序文件名：FSKJT-功能：基于VHDL硬件描述語言，對基帶信號進(jìn)行FSK解調(diào)LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FSKJT IS PORT(CLK:IN STD_LOGIC;-系統(tǒng)時(shí)鐘 START:IN STD_LOGIC;-同步信號 X:IN STD_LOGIC;-調(diào)制信號 Y:OUT STD_LOGIC);-基帶信號END FSKJT;ARCHIT

21、ECTURE BEHAV OF FSKJT ISSIGNAL Q:INTEGER RANGE 0 TO 11;-分頻計(jì)數(shù)器SIGNAL XX:STD_LOGIC;-寄存器SIGNAL M:INTEGER RANGE 0 TO 5;-計(jì)數(shù)器 BEGIN PROCESS(CLK) BEGIN IF (CLK'EVENT AND CLK='1') THEN XX<=X;-在CLK信號上升沿時(shí)-X信號對中間信號XX賦值 IF START='0' THEN Q<=0;-IF語句完成對Q的循環(huán)計(jì)數(shù) ELSIF Q=11 THEN Q<=0; ELS

22、E Q<=Q+1; END IF; END IF; END PROCESS; PROCESS(XX,Q)-此進(jìn)程完成對FSK解調(diào) BEGIN IF Q=11 THEN M<=0;-M計(jì)數(shù)器清零 ELSIF Q=10 THEN IF M<=3 THEN Y<='0' -IF語句通過對M大小，來判決Y輸出的電平 ELSE Y<='1' END IF; ELSIF XX'EVENT AND XX='1' THEN M<=M+1; -計(jì)XX信號的脈沖個數(shù) END IF; END PROCESS;END BEHA

23、V;3.2.2 FSK解調(diào)仿真工程編譯通過后，必須對其功能和時(shí)序性能進(jìn)行仿真測試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。整個時(shí)序仿真測試流程一般有建立波形文件、輸入信號節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號、波形文件存盤、運(yùn)行仿真器和分析方針波形等步驟。以FSK調(diào)制的輸出作為FSK解調(diào)的輸入。一、FSK解調(diào)波形仿真建立仿真測試波形文件。選擇Quartus II主窗口的File菜單的New選項(xiàng)，在彈出的文件類型編輯對話框中，選擇Other Files中的Vector Weaveform File項(xiàng)，單擊OK按鈕，即出現(xiàn)波形文件編輯窗口。設(shè)置仿真時(shí)間區(qū)域。對于時(shí)序仿真測試來說，將仿真時(shí)間設(shè)置在一個合理的時(shí)間區(qū)

24、域內(nèi)是十分必要的，通常設(shè)置的時(shí)間區(qū)域?qū)⒁暰唧w的設(shè)計(jì)項(xiàng)目而定。設(shè)計(jì)中整個仿真時(shí)間區(qū)域設(shè)為6us、時(shí)間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。 輸入工程信號節(jié)點(diǎn)選擇View菜單中的Utility Windows項(xiàng)的Node Finder，即可彈出如圖4.2.1所示的對話框，在此對話框Filter項(xiàng)中選擇Pins:all&Registers:Post-fitting，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)

25、設(shè)計(jì)中的PL_FSK2工程的所有端口的引腳名。用鼠標(biāo)將時(shí)鐘信號節(jié)點(diǎn)clk、start、x、y、q、m和xx分別拖到波形編輯窗口，如圖13所示，此后關(guān)閉Nodes Found窗口即可。圖13 FSK解調(diào)波形編輯器輸入信號窗口設(shè)計(jì)信號波形。單擊圖13左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標(biāo)在波形編輯窗口單擊（右擊為放大，左擊為縮小），使仿真坐標(biāo)處于適當(dāng)位置。單擊圖13窗口的時(shí)鐘信號clk使之變成藍(lán)色條，再單擊右鍵，選擇Value設(shè)置中的Count Value項(xiàng)，設(shè)置clk為連續(xù)變化的二進(jìn)制值，初始值為“0”。單擊start使之變成藍(lán)色，再單擊右鍵，選擇Value設(shè)置中的For

26、cing High項(xiàng)，使start變成高電平信號。單擊x使之變成藍(lán)色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號。 文件存盤選擇File中的Save as項(xiàng)，將波形文件以默認(rèn)名FSKJT.vwf存盤即可。所有設(shè)置完成后，即可啟動仿真器ProcessingStart Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。仿真波形輸出文件FSKJT Simulation Report將自動彈出如圖14所示。注意，Quartus II的仿真波形文件中，波形編輯文件（*.vwf）與波形仿真報(bào)告輸出文件（Simulation Rep

27、ort）是分開的，而Maxplus II的激勵波形編輯文件與波形仿真報(bào)告輸出文件是合二為一的。圖14 FSK解調(diào)VHDL程序仿真全圖圖15 FSK解調(diào)VHDL程序仿真局部放大圖二、FSK調(diào)制電路FSK調(diào)制電路如圖16所示：圖16 FSK解調(diào)電路圖Quartus II可實(shí)現(xiàn)硬件描述語言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應(yīng)的RTL電路圖的生成。其方法為：選擇ToolsRTL Viewer，可以打開PL_FSK2工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項(xiàng)，可了解個層次的電路結(jié)構(gòu)，如圖16所示。武漢理工大學(xué)數(shù)字通信系統(tǒng)課程設(shè)計(jì)4 FSK基于FP

28、GA實(shí)物測試此款開發(fā)板使用的是ALERA公司的CYCLONE IV系列FPGA，型號為EP4CEF17C8，256引腳的FBGA封裝。4.1 FPGA原理圖及其引腳分配4.1.1 數(shù)碼管電路介紹使用的是共陽極數(shù)碼管，當(dāng)某一字段對應(yīng)的引腳為低電平時(shí)，相應(yīng)字段就點(diǎn)亮，當(dāng)某一字段對應(yīng)的引腳為高電平時(shí)，相應(yīng)字段就不亮。其原理圖如圖17所示，引腳分配如圖18所示。圖17 數(shù)碼管原理圖圖18 數(shù)碼管引腳分配圖4.1.2按鍵電路介紹按鍵為低電平有效，其原理圖如圖 19所示，引腳分配圖如圖20所示。圖19 按鍵原理圖圖20 按鍵引腳分配圖4.1.3 LED電路介紹開發(fā)板板載了 4 個 LED 發(fā)光二極管，引腳

29、高電平時(shí) LED 發(fā)光，低電平時(shí)LED 不發(fā)光，其理圖如圖 21所示，引腳分配圖22所示。圖21 LED原理圖圖22 LED引腳分配圖4.2 FPGA程序 圖23為此開發(fā)板中所用到的資源及其引腳對應(yīng)關(guān)系。圖23引腳對應(yīng)程序如下：4.3 FPGA結(jié)果演示圖24圖25程式分析：調(diào)制：0碼跟1碼采用不同頻率的信號發(fā)送至LED0端口，且0碼的頻率是1碼的6倍，當(dāng)按下KEY1時(shí)，發(fā)送0碼，當(dāng)按下KEY2時(shí)，發(fā)送1碼。為了便于識別，將1碼對應(yīng)的信號占空比改成了10%，0碼對應(yīng)的信號占空比改成了50%，因此發(fā)送1碼時(shí)的LED燈亮度高于0碼。解調(diào)：由于0碼的頻率高于1碼元，在12個時(shí)鐘周期內(nèi)，顯然0碼產(chǎn)生的上

30、升沿是1碼元的6倍，因此，在程序中，設(shè)置一個整型信號變量M，來讀取12個周期內(nèi)的上升沿，當(dāng)上升沿小于3個時(shí)肯定是1碼，反之則為0碼，從而實(shí)現(xiàn)了信號的解調(diào)，并將解調(diào)信號在數(shù)碼管上顯示出來。5 課 程 設(shè) 計(jì) 心 得通過這次課程設(shè)計(jì)，加強(qiáng)了我們動手、思考和解決問題的能力。我覺得做課程設(shè)計(jì)同時(shí)也是對課本知識的鞏固和加強(qiáng)，由于課本上的知識太多，平時(shí)課間的學(xué)習(xí)并不能很好的理解和運(yùn)用所學(xué)知識，而且考試內(nèi)容有限，所以在這次課程設(shè)計(jì)過程中，我們有了實(shí)踐的機(jī)會。平時(shí)看課本時(shí)，有時(shí)問題老是弄不懂，做完課程設(shè)計(jì)，那些問題就迎刃而解了。而且還可以記住很多東西。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。此次課程設(shè)計(jì)，學(xué)到了很多課內(nèi)學(xué)不到的東西，比如獨(dú)立思考解決問題，出現(xiàn)差錯的隨機(jī)應(yīng)變。在如今單一的理論學(xué)習(xí)中，很少有機(jī)會能有實(shí)踐的機(jī)會，通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正提高自己的實(shí)際動手能