基于FPGA的數(shù)字正交調(diào)制器的研究與設(shè)計

1、 基于FPGA的數(shù)字正交調(diào)制器的研究與設(shè)計 第 10 頁 共 27頁 基于FPGA的數(shù)字正交調(diào)制器的研究與設(shè)計2014 年10 月 10日目 錄1 概述12 課題功能需求12.1 課題要求實現(xiàn)的功能12.2 課題主要技術(shù)指標(biāo)12.3 課題進(jìn)度23 課題技術(shù)指標(biāo)及完成情況23.1 技術(shù)指標(biāo)的檢測23.2課題要求指標(biāo)完成情況24 數(shù)字正交調(diào)制器原理25 數(shù)字正交調(diào)制器軟件編程實現(xiàn)45.1 數(shù)字正交算法的matlab仿真45.1.1 matlab程序釋義45.2 數(shù)字正交調(diào)制算法的FPGA硬件平臺驗證85.2.1 FPGA實現(xiàn)流程85.2.2 FPGA核心模塊介紹85.2.2 FPGA仿真結(jié)果96

2、總結(jié)9參考文獻(xiàn)10101. 概述 數(shù)字正交調(diào)制器是雷達(dá)干擾中的一項重要技術(shù)，通過將截獲的雷達(dá)信號進(jìn)行移頻并轉(zhuǎn)發(fā)形成給雷達(dá)造成錯誤、虛假或者雜亂的速度信息。它是多普勒調(diào)制技術(shù)實現(xiàn)的基礎(chǔ)，廣泛應(yīng)用于對連續(xù)波、脈沖多普勒、合成孔徑等具有測速能力雷達(dá)的速度波門實施干擾。傳統(tǒng)的雷達(dá)干擾設(shè)備為進(jìn)行多普勒調(diào)制，通常需要利用混頻器、濾波器等實現(xiàn)，大量微波器件的使用使整個干擾系統(tǒng)體積和功耗過大，性能和指標(biāo)不穩(wěn)定。介紹了將數(shù)控移相器控制行波管相位實現(xiàn)多普勒調(diào)制的方法。行波管要求調(diào)制信號幅度大，控制電路復(fù)雜、靈活性差。70年代發(fā)展起來的數(shù)字射頻存儲（DRFM）技術(shù)將雷達(dá)信號經(jīng)過高速模數(shù)轉(zhuǎn)換后進(jìn)行數(shù)字存儲，在適當(dāng)時刻

3、通過數(shù)模轉(zhuǎn)換實現(xiàn)重構(gòu)和發(fā)射。隨著技術(shù)的發(fā)展，DRFM可以利用多種數(shù)字算法實現(xiàn)對信號的調(diào)制，本文主要研究單通道采樣DRFM的數(shù)字多普勒調(diào)制方法。2. 課題功能需求2.1 課題要求實現(xiàn)的功能（1） 能在輸入的雷達(dá)脈沖信號上調(diào)制遞增變化的移頻量；（2） 能在輸入的雷達(dá)脈沖信號上調(diào)制隨機變化的移頻量；（3） 能在實際硬件電路上調(diào)試出上述兩項功能；2.2 課題主要技術(shù)指標(biāo)（1） 移頻范圍：1MHz10MHz；（2） 移頻步進(jìn)：1MHz；（3） 隨機移頻范圍：1MHz10MHz；2.3 課題進(jìn)度（1） 8月20日，了解相關(guān)數(shù)字儲頻算法和硬件電路；（2） 9月10號，完成算法設(shè)計；（3） 10月1日，完成硬

4、件調(diào)試和軟件調(diào)試；（4） 10月15號，完成資料整理；3. 課題技術(shù)指標(biāo)及完成情況3.1 技術(shù)指標(biāo)的檢測根據(jù)實現(xiàn)方法和指標(biāo)的要求，首先用MATLAB仿真數(shù)字正交調(diào)制實現(xiàn)單頻信號、梳狀波等信號的移頻，再用FPGA硬件平臺實現(xiàn)算法的功能。3.2 課題要求指標(biāo)完成情況課題要求指標(biāo)完成情況移頻范圍：1MHz10MHz達(dá)到移頻步進(jìn)：1MHz達(dá)到隨機移頻范圍：1MHz10MHz達(dá)到4. 數(shù)字正交調(diào)制器原理(1)正交移頻算法如式(1)所示，其中、分別為信號的同相和正交分量，由于采用單通道采樣的結(jié)構(gòu)，需要將單路數(shù)字信號通過數(shù)字算法變換為兩路相互正交的信號，這一過程稱為數(shù)字正交變換。圖1 數(shù)字正交濾波器結(jié)構(gòu)數(shù)字

5、正交變換已經(jīng)在通訊等領(lǐng)域得到廣泛應(yīng)用，與使用模擬雙通道采樣結(jié)構(gòu)得到兩路正交信號相比，數(shù)字正交變換性能穩(wěn)定、技術(shù)指標(biāo)較高。通訊領(lǐng)域中常用的數(shù)字正交混頻技術(shù)利用特殊頻率的數(shù)字本振對單路信號進(jìn)行混頻和數(shù)字低通濾波，得到平衡性更好的正交信號。經(jīng)過一次混頻和濾波得到的正交信號與原信號存在頻差，需要將正交信號通過二次混頻恢復(fù)到原頻率，結(jié)構(gòu)如圖1所示。設(shè)輸入數(shù)字信號載頻為，初相為：(2)第一次混頻過程可以表示為：(3)其中與為歸一化頻率為的正交數(shù)字本振：(4)經(jīng)低通濾波后：(5)第二次混頻仍然使用正交數(shù)字本振與：(6)最后經(jīng)過數(shù)字正交移頻算法合成移頻后的信號5. 數(shù)字正交調(diào)制器軟件編程實現(xiàn)5.1 數(shù)字正交算

6、法的matlab仿真為了更好地滿足工程實踐要求，根據(jù)實際需要在此設(shè)定采樣率fs為100M，首先輸入一個簡單的波形，我們選取頻率為45M的余弦波，具體程序如下：fs=108;N=200;n=(0:199);Ts=1/fs;t=n*Ts;f=fs*(0:1023)/1024;Xn=cos(2*pi*4.5*107*t);將輸入的信號分成兩路，分別和本振信號混頻，輸出混頻信號，程序如下：Si=Xn.*Xin;Sq=Xn.*Xqn;我們只取一次混頻后的正交和同相分量的低頻部分，所以接下來要對Si和Sq進(jìn)行低通濾波，截止頻率為25MHz，濾波器采用FDATOOL工具直接產(chǎn)生的FIR濾波器進(jìn)行低通濾波處理

7、。程序如下：%FIR濾波器% All frequency values are in MHz.Fs = 100; % Sampling FrequencyFpass = 20; % Passband FrequencyFstop = 30; % Stopband FrequencyDpass = 0.057501127785; % Passband RippleDstop = 0.031622776602; % Stopband Attenuationdens = 20; % Density Factor% Calculate the order from the parameters usi

8、ng FIRPMORD.N, Fo, Ao, W = firpmord(Fpass, Fstop/(Fs/2), 1 0, Dpass, Dstop);% Calculate the coefficients using the FIRPM function.hn = firpm(N, Fo, Ao, W, dens); 低通濾波 Xlp1=filter(hn,1,Si);Xlp2=filter(hn,1,Sq); 經(jīng)過低通濾波，產(chǎn)生兩路信號Xlp1、Xlp2，接下來要對產(chǎn)生的信號進(jìn)行二次混頻，本振信號為第一次混頻所使用的本振信號。混頻后產(chǎn)生信號的正交分量和同相分量。程序如下：In=Xlp1.

9、*Xqn-Xlp2.*Xin;Qn=Xlp1.*Xin+Xlp2.*Xqn; 最后，把產(chǎn)生的正交信號和同相信號和一個移頻信號進(jìn)行混頻相加減，最后實現(xiàn)對信號的移頻。程序如下：Y=In.*Xis-Qn.*Xqs; %頻譜向上搬移Y=In.*Xis+Qn.*Xqs; %頻譜向下搬移5.2 數(shù)字正交調(diào)制算法的FPGA硬件平臺驗證5.2.1 FPGA實現(xiàn)流程完成MATLAB的仿真后，接著要在FPGA上實現(xiàn)數(shù)字正交算法的功能。5.2.2 FPGA核心模塊介紹1.并行濾波模塊要實現(xiàn)實時濾波運算，需要數(shù)字處理器件運算速率與DRFM設(shè)備A/D采樣率保持一致。實際應(yīng)用中，數(shù)字處理的運算速度與A/D數(shù)據(jù)率存在較大差

10、距。以Altera公司的主流FPGA器件Straix II為例，由于門電路使用中布局和布線的限制，全局運算速率通常在200300MHz以內(nèi)，與DRFM設(shè)備GHz量級的采樣率相比差距較大，因此要實現(xiàn)高速率實時濾波運算，需要應(yīng)用并行濾波技術(shù)，以運算規(guī)模的擴大換取運算速度的提高。本次課題濾波器采用了FIR濾波器，我們大家都知道FIR濾波器可以通過乘累加來實現(xiàn)。因此，通過Matlab產(chǎn)生響應(yīng)的系數(shù)，再和輸入的信號進(jìn)行乘累加。因此，并行濾波器的設(shè)計關(guān)鍵是把每一路的信號關(guān)聯(lián)起來，對輸入的信號進(jìn)行存儲再調(diào)用，實現(xiàn)FIR濾波器的功能。2.降速、升速模塊降速升速模塊是直接調(diào)用FPGA中的IP核實現(xiàn)的。降速模塊調(diào)用了ALTLVDS Receiver模塊，輸入8bit的數(shù)據(jù)，輸出分成8路，實現(xiàn)8倍降速。升速模塊調(diào)用了ALTLVDS Transmitter模塊實現(xiàn)8倍升速。3頻移模塊信號經(jīng)過處理分解成正交和同相兩路信號，和NCO IP核產(chǎn)生的頻移信號進(jìn)行混頻相加減，實現(xiàn)信號的上下移頻，從而對雷達(dá)信號進(jìn)行干擾。5.2.3 FPGA仿真結(jié)果參考文獻(xiàn)1 正交調(diào)制式的無線電引信目標(biāo)與背景多卜勒模擬器.兵工學(xué)報.1996.108-1102 梁志恒1;蔣莊德2.數(shù)字正交調(diào)制器在脈沖多卜勒