基于FPGA的Verilog語言描述的SDRAM存儲(chǔ)器接口設(shè)計(jì)畢業(yè)設(shè)計(jì)

1、基于 EPM570 的 SDRAM 存儲(chǔ)器接口實(shí)現(xiàn)摘要隨著信息科學(xué)的飛速發(fā)展， 人們面臨的信號(hào)處理任務(wù)越來越繁重， 對(duì)數(shù)據(jù)采 集處理系統(tǒng)的要求也越來越高。單片機(jī)、 DSP 等微處理器內(nèi)部 RAM 有限，這就 需要在微處理器的外部擴(kuò)展存儲(chǔ)器。 同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器具有價(jià)格低廉、 密 度高、數(shù)據(jù)讀寫速度快的優(yōu)點(diǎn)， 從而成為數(shù)據(jù)緩存的首選存儲(chǔ)介質(zhì)， 在數(shù)據(jù)采集 系統(tǒng)和圖像處理系統(tǒng)等方面中有著重要和廣泛的應(yīng)用。SDRAM 的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá) 100MHz 以上，普通單片機(jī)無 法實(shí)現(xiàn)復(fù)雜的 SDRAM 控制操作。復(fù)雜可編程邏輯器件 CPLD 具有編程方便， 集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。

2、因此選用 CPLD 設(shè)計(jì) SDRAM 接口控制模 塊 , 簡化主機(jī)對(duì) SDRAM 的讀寫控制。通過設(shè)計(jì)基于 CPLD 的 SDRAM 控制器 接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的 外部連接 SDRAM ，增加系統(tǒng)的存儲(chǔ)空間。論文開始介紹了 SDRAM 接口設(shè)計(jì)研究的背景和研究的目的及意義， 引出對(duì) SDRAM 的研究，詳細(xì)介紹了 SDRAM 的基本原理、內(nèi)部結(jié)構(gòu)、基本操作和工作 時(shí)序，以及設(shè)計(jì)的重點(diǎn)及難點(diǎn)。 在這些理論基礎(chǔ)上對(duì) SDRAM 接口進(jìn)行模塊化設(shè) 計(jì)，了解設(shè)計(jì)中所使用的硬件和軟件。最后用 Verilog語言在軟件QuartusH設(shè)計(jì) CPLD 芯

3、片，通過在硬件和軟件上的調(diào)試基本實(shí)現(xiàn)了 SDRAM 接口的設(shè)計(jì)。關(guān)鍵詞 SDRAM ;接口； Verilog； CPLDThe Implementation of SDRAM Memory InterfaceBased on the EPM570AbstractWith the rapid development of information science, people face more and more onerous task of signal processing, the requirements of data acquisition and processing syste

4、m are getting higher and higher. Microprocessor such as single-chip microprocessor, DSP etc, their RAM is limited, which requires external expansion in the microprocessor memory. Synchronous Dynamic Random Access Memory has a low cost, high density, fast read and write data on the merits, thereby be

5、coming the first choice for data cache storage medium, which paly an important role and widely used in the data acquisition system and image processing systems.SDRAM read and write logic is complex, the maximum clock frequency reaches above 100MHz, the ordinary microcontroller can not achieve comple

6、x SDRAM control operation. Complex programmable logic device has advantages such as programming convenience, high integrity, high speed and low cost etc. Therefore select CPLD to design control module of SDRAM interface , to simplify the host to read and write control of the SDRAM. Through the desig

7、n of SDRAM controller interface based on CPLD, you can connect SDRAM in the external of STM series, ARM series, STC series single chip microprocessor and the DSP, increase system storage space.At the beginning of paper introduces the research background, research purpose and significance of the stud

8、y of SDRAM interface design, leads to the study of SDRAM, detailed introduces information of SDRAM about the basic principles, the internal structure, the basic operation and timing of work, and the design emphasis and difficulty. Based on these theories, modularing the design of SDRAM interface, un

9、derstanding hardware and software used in the design. Finally, it uses Verilog Ianguage in Quartus n software to design CPLD chip, Through the hardware and the software realization SDRAM the commissioning of the basic design of the in terface.Keywords SDRAM; Interface; Verilog; CPLD畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授

10、權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教 師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意作者簽名:指導(dǎo)教師簽名：日 期：日 期：使用授權(quán)說明本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電 子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供 目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎?/p>

11、影印、縮印、數(shù)字化或其它復(fù)制 手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠?或全部內(nèi)容。作者簽名： 日 期：學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外， 本論文 不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。 對(duì)本文的研 究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。本人完 全意識(shí)到本聲明的法律后果由本人承擔(dān)。作者簽名：日期：年月日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定， 同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版， 允許論文被查

12、閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。導(dǎo)師簽名:日期： 年 月作者簽名：日期：年月日指導(dǎo)教師評(píng)閱書指導(dǎo)教師評(píng)價(jià)：一、撰寫（設(shè)計(jì)）過程1、學(xué)生在論文（設(shè)計(jì)）過程中的治學(xué)態(tài)度、工作精神優(yōu) 良 中 及格 不及格2、學(xué)生掌握專業(yè)知識(shí)、技能的扎實(shí)程度優(yōu)良中及格不及格3、學(xué)生綜合運(yùn)用所學(xué)知識(shí)和專業(yè)技能分析和解決問題的能力優(yōu)良中及格不及格4、研究方法的科學(xué)性；技術(shù)線路的可行性；設(shè)計(jì)方案的合理性優(yōu)良中及格不及格5、完成畢業(yè)論文（設(shè)計(jì)）期間的出勤情況優(yōu)良中及格不及格二、論文（設(shè)計(jì)）質(zhì)量1、論文

13、（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫規(guī)范？優(yōu)良中及格不及格2、是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？優(yōu)良中及格不及格三、論文（設(shè)計(jì)）水平1、論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義優(yōu) 良 中 及格 不及格2、論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？優(yōu)良中及格不及格3、論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平優(yōu)良中及格不及格建議成績：優(yōu) 良 中 及格 不及格（在所選等級(jí)前的內(nèi)畫“ V"）指導(dǎo)教師：（簽名）單位：（蓋章）年 月 日評(píng)閱教師評(píng)閱書評(píng)閱教師評(píng)價(jià)：一、論文（設(shè)計(jì)）質(zhì)量1、論文（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫規(guī)范？優(yōu)良中及格不及格2、是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及

14、附件）？優(yōu)良中及格不及格二、論文（設(shè)計(jì)）水平1、論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義 優(yōu) 良 中 及格 不及格2、論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？優(yōu)良中及格不及格3、論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平優(yōu)良中及格不及格建議成績：優(yōu) 良 中 及格 不及格（在所選等級(jí)前的內(nèi)畫“ V”）評(píng)閱教師：（簽名）單位：（蓋章）年 月 日教研室（或答辯小組）及教學(xué)系意見教研室（或答辯小組）評(píng)價(jià)：一、答辯過程1畢業(yè)論文（設(shè)計(jì)）的基本要點(diǎn)和見解的敘述情況優(yōu) 良 中 及格 不及格2、對(duì)答辯問題的反應(yīng)、理解、表達(dá)情況優(yōu)良中及格不及格3、學(xué)生答辯過程中的精神狀態(tài)優(yōu)良中及格不及格二、論文（設(shè)計(jì)）質(zhì)量1論文

15、（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫規(guī)范？優(yōu)良中及格不及格2、是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？優(yōu)良中及格不及格三、論文（設(shè)計(jì)）水平1論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義優(yōu) 良 中 及格 不及格2、論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？優(yōu)良中及格不及格3、論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平優(yōu)良中及格不及格不及格（簽名）日評(píng)定成績：優(yōu) 良 中 及格（在所選等級(jí)前的內(nèi)畫“ V"）教研室主任（或答辯小組組長）：年 月-3 -教學(xué)系意見:系主任：年（簽名）月 日目錄摘要 IAbstract II第 1 章 緒 論 1.1.1 課題背景 1.1.2 課題研究的目的及意義

16、1.1.3 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器簡介 2.1.4 論文的結(jié)構(gòu)和框架 3.第 2 章 SDRAM 的工作原理 4.2.1 存儲(chǔ)器的概述 4.2.1.1 存儲(chǔ)器的分類 4.2.1.2 存儲(chǔ)器的技術(shù)指標(biāo) 5.2.1.3 存儲(chǔ)器的比較 5.2.2 SDRAM 的工作原理 6.2.2.1 SDRAM 存儲(chǔ)的基本原理 6.2.2.2 SDRAM 的內(nèi)部結(jié)構(gòu) 7.2.3 本章小結(jié) 8.第 3 章 SDRAM 的基本操作 9.3.1 SDRAM 的基本操作 9.3.1.1 芯片初始化 9.3.1.2 行有效 9.3.1.3 列讀寫 1.03.1.4 讀操作 1.13.1.5 寫操作 1.23.2 SDRAM 的

17、工作特性 1.33.2.1 模式寄存器的設(shè)置 1.33.2.2 預(yù)充電 1.43.2.3 刷新 1.5.3.3 SDRAM 接口設(shè)計(jì)的要求 1.63.3.1 存儲(chǔ)器接口解決數(shù)據(jù)存取的難點(diǎn) 1. 73.3.2 存儲(chǔ)器接口在工作方式上的初步優(yōu)化 1. 73.4 本章小結(jié) 1.8.第 4 章 系統(tǒng)結(jié)構(gòu)及硬件設(shè)計(jì) 1.94.1 SDRAM 接口設(shè)計(jì)的整體結(jié)構(gòu) 1.94.1.1 控制接口模塊 1.94.1.2 CAS 延遲模塊 2.0.4.1.3 突發(fā)長度模塊 2.24.1.4 地址轉(zhuǎn)換模塊 2.24.2 EPM570 芯片簡介 2.34.2.1 MAX U系列芯片功能簡介 244.2.2 邏輯陣列 2

18、.54.2.3 全局時(shí)鐘 2.5424 I/O 端口結(jié)構(gòu)264.3 MT48LC 系列芯片簡介2.64.4 本章小結(jié) 3.0.第 5 章 軟件設(shè)計(jì)與實(shí)現(xiàn) 3.15.1利用QuartusH進(jìn)行設(shè)計(jì)的流程315.2 軟件的設(shè)計(jì) 3.2.5.2.1 Verilog 語言的特點(diǎn)3.25.2.2 采用 Verilog 設(shè)計(jì)綜合的過程 3.35.2.3 SDRAM 接口設(shè)計(jì)的仿真 3.55.3 本章小結(jié) 3.7.結(jié) 論 3.8.致 謝 3.9.參考文獻(xiàn) 4.0.附 錄 A 4.2.附 錄 B 4.7.附 錄 C 5.2.- V -第1章 緒 論1.1 課題背景數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號(hào)處理的基礎(chǔ)，廣泛應(yīng)用

19、于雷達(dá)、聲納、 軟件無線電、瞬態(tài)信號(hào)測試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨 的信號(hào)處理任務(wù)越來越繁重， 對(duì)數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高 1。近 年來復(fù)雜可編程邏輯器件(CPLD, Complex Programable Logic Device)由于 其設(shè)計(jì)靈活性、更強(qiáng)的適應(yīng)性及可重構(gòu)性，結(jié)合同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器 (SDRAM , Synchronous Dynamic Random Access Memory的高速、大容量、 價(jià)格優(yōu)勢，在設(shè)計(jì)高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)時(shí)受到了廣泛的關(guān)注。SDRAM(同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器 )具有價(jià)格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點(diǎn)， 從而成為數(shù)據(jù)緩存

20、的首選存儲(chǔ)介質(zhì)。SDRAM 的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá) 100MHz 以上，普通單片 機(jī)無法實(shí)現(xiàn)復(fù)雜的 SDRAM 控制操作。復(fù)雜可編程邏輯器件 (CPLD )具有編 程方便，集成度高， 速度快，價(jià)格低等優(yōu)點(diǎn)， 因此選用 CPLD 設(shè)計(jì) SDRAM 接口控制模塊 , 簡化主機(jī)對(duì) SDRAM 的讀寫控制。通過設(shè)計(jì)基于 CPLD 的 SDRAM 控制器接口可以在微處理器如單片機(jī)、 DSP(Digital Singnal Process。，數(shù)字信號(hào)處理)外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。為了更好地把握 SDRAM 在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，本章將簡要介紹 SDRAM 的基本情況，說明論文的研

21、究目的及意義。1.2 課題研究的目的及意義隨著內(nèi)存 SDRAM 技術(shù)廣泛的應(yīng)用，如何更好的控制片外 SDRAM 的 讀寫，使之達(dá)到最大的帶寬利用率，如何盡可能的相對(duì)降低讀寫數(shù)據(jù)的延 遲，隱藏讀寫命令發(fā)送到接收數(shù)據(jù)之間的延遲，已經(jīng)成了各大芯片廠商， 各大 FPGA/CPLD 供應(yīng)商的爭相研究的熱點(diǎn)。由于 SDRAM 最高頻率達(dá)到 100MHz 以上，在如此的高頻下在時(shí)鐘上 下邊沿穩(wěn)定讀寫數(shù)據(jù)也成了最大的難題之一。設(shè)計(jì) SDRAM 存儲(chǔ)器接口不 僅要非常了解 SDRAM 工作特性，時(shí)序要求而且整個(gè)過程覆蓋前端設(shè)計(jì)， 前端驗(yàn)證，綜合， Timing 分析，布局布線及 CPLD 調(diào)試，是一個(gè)很有挑戰(zhàn)

22、性的研究方向，也很有現(xiàn)實(shí)意義。在設(shè)計(jì)優(yōu)化的同時(shí)既要考慮不同頻率的 兼容性，又要考慮不同類型存儲(chǔ)器的兼容性，還需考慮板上走線，對(duì)個(gè)人 能力來說是一個(gè)很好的鍛煉。此次將 SDRAM 存儲(chǔ)器接口的設(shè)計(jì)作為畢業(yè) 論文，不僅是對(duì)四年來所學(xué)知識(shí)的歸納與總結(jié)，更是對(duì)自己的肯定，通過 這次設(shè)計(jì)讓我對(duì) IC 領(lǐng)域有了真切的體會(huì)，在項(xiàng)目中鍛煉提高自己，在實(shí)踐中使理論更好的得到應(yīng)用。1.3 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器簡介同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器英文全稱為 Synchronous Dynamic Random Access Memory ,簡稱SDRAM（下文提到時(shí)都用SDRAM表示）。SDRAM器件的管 腳分為控制信號(hào)、 地址和

23、數(shù)據(jù)三類。 SDRAM 具有多種工作模式， 內(nèi)部操作 是一個(gè)非常復(fù)雜的狀態(tài)機(jī)。 SDRAM 的管腳分為以下幾類：1控制信號(hào)： 包括片選、 時(shí)鐘、時(shí)鐘有效、 行/列地址選擇、 讀寫選擇、 數(shù)據(jù)有效；2地址信號(hào)：時(shí)分復(fù)用管腳， 根據(jù)行 /列地址選擇管腳控制輸入地址為 行地址或列地址；3數(shù)據(jù)信號(hào)：雙向管腳，受數(shù)據(jù)有效控制。根據(jù)控制信號(hào)和地址輸入， SDRAM 包括多種輸入命令： 模式寄存器設(shè) 置命令；激活命令；預(yù)充命令；寫命令；讀命令；自動(dòng)刷新命令；自我刷 新命令；突發(fā)停止命令；空操作命令。根據(jù)輸入命令， SDRAM 狀態(tài)在內(nèi)部狀態(tài)間轉(zhuǎn)移。 內(nèi)部狀態(tài)包括： 模式 寄存器設(shè)置狀態(tài)；激活狀態(tài)；預(yù)充狀態(tài)；

24、寫狀態(tài)；讀狀態(tài)；自動(dòng)刷新狀態(tài)； 自我刷新狀態(tài)；節(jié)電狀態(tài)。通常一個(gè)SDRAM中包含幾個(gè)Bank,每個(gè)Bank的存儲(chǔ)單元是按行和 列尋址的。由于這種特殊的存儲(chǔ)結(jié)構(gòu)， SDRAM 有以下幾個(gè)工作特性 2： 1SDRAM 的初始化SDRAM在上電100200卩后，必須由一個(gè)初始化進(jìn)程來配置 SDRAM 的模式寄存器,模式寄存器的值決定著 SDRAM 的工作模式。2訪問存儲(chǔ)單元為減少 I/O 引腳數(shù)量， SDRAM 復(fù)用地址線，所以在讀寫 SDRAM 時(shí)， 先由Active命令激活要讀寫的Bank,并鎖存行地址，然后在讀寫指令有效 時(shí)鎖存列地址。一旦Bank被激活后只有執(zhí)行一次預(yù)充命令后才能再次激活 同

25、一 Bank。3刷新和預(yù)充電SDRAM 的存儲(chǔ)單元可以理解為一個(gè)電容， 總是傾向于放電， 因此必須 有定時(shí)的刷新周期以避免數(shù)據(jù)丟失。刷新周期可由 （最小刷新周期十時(shí)鐘周 期）計(jì)算獲得。對(duì)Bank預(yù)充電或者關(guān)閉已激活的 Bank,可預(yù)充特定Bank 也可同時(shí)作用于所有 Bank， A10、BA0 和 BA1 用于選擇 Bank。4操作控制SDRAM 的具體控制命令由一些專用控制引腳和地址線輔助完成。 CS、 RAS、CAS 和 WE 在時(shí)鐘上升沿的狀態(tài)決定具體操作動(dòng)作，地址線和 Bank 選擇控制線在部分操作動(dòng)作中作為輔助參數(shù)輸入。1.4 論文的結(jié)構(gòu)和框架以數(shù)據(jù)采集系統(tǒng)中數(shù)據(jù)的存儲(chǔ)為背景，開展了

26、對(duì)其中 SDRAM 接口的 研究，重點(diǎn)放在產(chǎn)生控制 SDRAM 操作的各種操作時(shí)序上。下面對(duì)每一章的主要內(nèi)容作一個(gè)概括。 緒論對(duì)課題的研究背景及研究目的及意義做出簡介，并指出論文中待 解決的問題和難點(diǎn)。在 SDRAM 的工作原理一章中通過對(duì)比存儲(chǔ)器引出 SDRAM 存儲(chǔ)器接 口的設(shè)計(jì)，介紹了 SDRAM 的基本原理，以及 SDRAM 的相關(guān)理論，根據(jù) SDRAM 工作原理和內(nèi)部結(jié)構(gòu)，選擇出適合的實(shí)施方案。之后在 SDRAM 基本操作一章中從理論上詳細(xì)分析了 SDRAM 的基本 操作時(shí)序和 SDRAM 的工作特性，從分析中得出 SDRAM 接口設(shè)計(jì)存在的 難點(diǎn)，為以后的工作指明了研究的方向，為方

27、案的實(shí)施提供必要的理論依 據(jù)。接下來在系統(tǒng)結(jié)構(gòu)及硬件設(shè)計(jì)一章中針對(duì) SDRAM 接口的硬件設(shè)計(jì)作 了詳細(xì)介紹，在前三章的理論分析基礎(chǔ)上把 SDRAM 接口設(shè)計(jì)模塊化，用 Verilog 語言編寫程序來實(shí)現(xiàn)各個(gè)模塊所實(shí)現(xiàn)的功能，介紹了實(shí)現(xiàn) SDRAM 接口的MAX U系列的CPLD芯片和MT48LC系列的SDRAM芯片的基本 資料，為第五章在軟件上實(shí)現(xiàn) SDRAM 接口做好硬件準(zhǔn)備。軟件設(shè)計(jì)與實(shí)現(xiàn)主要利用QuartusH軟件開發(fā)平臺(tái)對(duì)CPLD芯片進(jìn)行編 程，初步實(shí)現(xiàn)了 SDRAM 存儲(chǔ)器接口的設(shè)計(jì)，并在實(shí)驗(yàn)室條件下對(duì)設(shè)計(jì)進(jìn) 行了仿真。這一章也是文章的重點(diǎn)。- 5 -第2章 SDRAM 的工作原理

28、存儲(chǔ)器的種類很多，依據(jù)不同的方法存儲(chǔ)器可以分為很多種，比較不 同的存儲(chǔ)器了解 SDRAM 的優(yōu)點(diǎn)，要實(shí)現(xiàn) SDRAM 的接口就要了解 SDRAM 存儲(chǔ)器的基本原理、內(nèi)部結(jié)構(gòu)和技術(shù)指標(biāo)等，所以本章對(duì) SDRAM 的原理、 內(nèi)部結(jié)構(gòu)和 SDRAM 的技術(shù)指標(biāo)作了詳細(xì)的分析。2.1 存儲(chǔ)器的概述存儲(chǔ)器是記憶設(shè)備，用于存放供執(zhí)行的指令、計(jì)算或處理的原始數(shù) 據(jù)、中間結(jié)果、最終答案的內(nèi)部或者外部器件。存儲(chǔ)器的主要功能是 用來存放程序與數(shù)據(jù)，程序是計(jì)算機(jī)操作的依據(jù)，數(shù)據(jù)是計(jì)算機(jī)操作的 對(duì)象。為了實(shí)現(xiàn)自動(dòng)計(jì)算，各種信息必須預(yù)先存放在計(jì)算機(jī)內(nèi)的某個(gè) 地方，這個(gè)地方就是存儲(chǔ)器。構(gòu)成存儲(chǔ)器的存儲(chǔ)介質(zhì)，目前主要采用

29、半導(dǎo)體器件和磁性材料。存儲(chǔ)器中最小的存儲(chǔ)單位就是一個(gè)雙穩(wěn)態(tài)半 導(dǎo)體電路或一個(gè) CMOS 晶體管或磁性材料的存儲(chǔ)元，它可存儲(chǔ)一個(gè)二 進(jìn)制代碼，由若干個(gè)存儲(chǔ)元組成一個(gè)存儲(chǔ)單元，然后再由許多存儲(chǔ)單 元組成一個(gè)存儲(chǔ)器。2.1.1 存儲(chǔ)器的分類根據(jù)存儲(chǔ)材料的性能及使用方法不同， 存儲(chǔ)器有各種不同的分類方法： 1按存儲(chǔ)介質(zhì)分半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件組成的存儲(chǔ)器； 磁表面存儲(chǔ)器：用磁性材料做成的存儲(chǔ)器。2按存儲(chǔ)方式分 隨機(jī)存儲(chǔ)器：任何存儲(chǔ)單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間和存 儲(chǔ)單元的物理位置無關(guān)；順序存儲(chǔ)器：只能按某種順序來存取，存取時(shí)間和存儲(chǔ)單元的物理位 置有關(guān)。3按存儲(chǔ)器的讀寫功能分只讀存儲(chǔ)器 (

30、ROM) ：存儲(chǔ)的內(nèi)容是固定不變的，只能讀出而不能寫入 的半導(dǎo)體存儲(chǔ)器；隨機(jī)讀寫存儲(chǔ)器 (RAM) ：既能讀出又能寫入的半導(dǎo)體存儲(chǔ)器。 4按信息的可保存性分 非永久記憶的存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器； 永久記憶性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器。5按在計(jì)算機(jī)系統(tǒng)中的作用分 根據(jù)存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為主存儲(chǔ)器、輔助存儲(chǔ) 器、高速緩沖存儲(chǔ)器、控制存儲(chǔ)器等。為了解決對(duì)存儲(chǔ)器要求容量大，速 度快，成本低三者之間的矛盾，目前通常采用多級(jí)存儲(chǔ)器體系結(jié)構(gòu)，即使 用高速緩沖存儲(chǔ)器、主存儲(chǔ)器和外存儲(chǔ)器。2.1.2 存儲(chǔ)器的技術(shù)指標(biāo)存儲(chǔ)器的性能指標(biāo)主要是存儲(chǔ)容量、存儲(chǔ)時(shí)間、存儲(chǔ)周期和存儲(chǔ)器帶

31、 寬3。存儲(chǔ)容量是指存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。常用字?jǐn)?shù)或字節(jié)數(shù) 來表示，一個(gè)字節(jié)定義為 8 個(gè)二進(jìn)制位，一個(gè)字長通常是 8 的倍數(shù)。存儲(chǔ)時(shí)間又稱存儲(chǔ)器訪問時(shí)間，指從啟動(dòng)一次存儲(chǔ)器操作到完成該操 作所經(jīng)歷的時(shí)間，即從一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀入數(shù) 據(jù)緩沖寄存器為止所經(jīng)歷的時(shí)間。存儲(chǔ)周期是連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。通常，存儲(chǔ)周 期略大于存儲(chǔ)時(shí)間，時(shí)間單位為 ns。存儲(chǔ)器帶寬指單位時(shí)間里存儲(chǔ)器所存取的信息量， 通常以位 /秒或字節(jié) / 秒為單位。帶寬是衡量數(shù)據(jù)傳輸速率的重要技術(shù)指標(biāo)。存儲(chǔ)容量反映了存儲(chǔ)空間的大小，存儲(chǔ)時(shí)間、存儲(chǔ)周期和存儲(chǔ)器帶寬 反映了存儲(chǔ)器的速度指標(biāo)。

32、2.1.3 存儲(chǔ)器的比較目前幾乎所有的主存儲(chǔ)器都采用半導(dǎo)體芯片，按存儲(chǔ)器的讀寫功能進(jìn) 行分類，半導(dǎo)體存儲(chǔ)器可以分為只讀存儲(chǔ)器(ROM , Read only Memory)和隨 機(jī)讀寫存儲(chǔ)器 (RAM ，Random Access Memory。)ROM 只能讀出，不能寫入，包含了不能改變的永久性數(shù)據(jù)，它的一個(gè) 重要應(yīng)用就是微程序設(shè)計(jì)。只讀存儲(chǔ)器具有不易失性，只讀存儲(chǔ)器存入數(shù) 據(jù)的過程，稱為對(duì) ROM 進(jìn)行編程。RAM 既能從存儲(chǔ)器中讀取數(shù)據(jù)，也能方便和快速寫入數(shù)據(jù)，通過使用 電信號(hào)完成讀寫操作。 RAM 具有易失性，因此只用于暫時(shí)存儲(chǔ)數(shù)據(jù)。下面 主要對(duì)各種類型 RAM 進(jìn)行介紹。RAM 又分

33、動(dòng)態(tài)存儲(chǔ)器 (DRAM ，Dynamic RAM) 和靜態(tài)存儲(chǔ)器 (SRAM， Static RAM)。 SRAM是利用雙穩(wěn)態(tài)觸發(fā)器來保存信息的，只要不斷電，信 息是不會(huì)丟失的，所以謂之靜態(tài)；DRAM利用MOS(金屬氧化物半導(dǎo)體)電 容存儲(chǔ)電荷來儲(chǔ)存信息， SDRAM 與傳統(tǒng)的 DRAM 相比，在存儲(chǔ)體的組織 方式和對(duì)外操作上作了重大改進(jìn)， 但是 SDRAM 存儲(chǔ)體結(jié)構(gòu)與 RAM 有較大 差異，其控制時(shí)序和機(jī)制也較復(fù)雜 4。因?yàn)殡娙菔菚?huì)漏電的， 所以必須通過 不停的給電容充電來維持信息，這個(gè)充電的過程叫再生或刷新(Refresh)。由 于電容的充放電是需要相對(duì)較長的時(shí)間的，SDRAM的速度要慢

34、于SRAM, 但SRAM免刷新的優(yōu)點(diǎn)需要較復(fù)雜的電路支持，如一個(gè)典型的SRAM的存 儲(chǔ)單元需要六個(gè)晶體管（三極管）構(gòu)成，而SDRAM的一個(gè)存儲(chǔ)單元最初需要 三個(gè)晶體管和一個(gè)電容，后來經(jīng)過改進(jìn)，就只需要一個(gè)晶體管和一個(gè)電容 了。由此可見，SDRAM的成本、集成度、功耗等明顯優(yōu)于 SRAM。2.2 SDRAM 的工作原理在數(shù)據(jù)采集系統(tǒng)當(dāng)中，使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可 少的環(huán)節(jié)，也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。SDRAM具有價(jià)格低廉、密 度高、數(shù)據(jù)讀寫速度快的優(yōu)點(diǎn)，從而成為數(shù)據(jù)緩存存儲(chǔ)器的首選，是動(dòng)態(tài) 存儲(chǔ)器系列中使用最廣泛的高速、高容量存儲(chǔ)器。221 SDRAM 存儲(chǔ)的基本原理SDR

35、AM的基本存儲(chǔ)電路以電荷形式存儲(chǔ)信息，電荷存儲(chǔ)在 MOS管柵 極和源極之間的極間電容或?qū)ｉT集成的電容上。電容充電成高電位后，表 示1放電后表示0。根據(jù)使用的三極管數(shù)量不同，有六管型、四管型、三 管型和單管型，其中，單管型由于結(jié)構(gòu)簡單、集成度高而得到廣泛應(yīng)用。行地址線圖2-1單管動(dòng)態(tài)存儲(chǔ)元單管動(dòng)態(tài)存儲(chǔ)元如圖2-1所示。圖2-1單管動(dòng)態(tài)存儲(chǔ)元數(shù)據(jù)以電荷形式 存儲(chǔ)在電容Cs 上, Co表示數(shù)據(jù)線的分布電容，三極管 T用做開關(guān)。行選 信號(hào)高電平有效時(shí)T導(dǎo)通，電路可以進(jìn)行讀/寫操作。寫入時(shí)，行選信號(hào)為 高電平，T導(dǎo)通，數(shù)據(jù)線上的信息經(jīng)過 T送入Cs。當(dāng)數(shù)據(jù)為邏輯1時(shí)，Cs 被充電至高電平，反之被放電為低

36、電平。讀出操作前，先將數(shù)據(jù)線充電至 一個(gè)低于電源電壓，且在 Cs代表邏輯I和邏輯0時(shí)的電壓之間的正電壓。 讀出時(shí)，高電平的行選信號(hào)使 T導(dǎo)通，Cs與數(shù)據(jù)線連通，原來存儲(chǔ)在 Cs 上的電荷和Co上的電荷在兩者之間重新分配。根據(jù)數(shù)據(jù)線上讀出電壓的增 量判斷是讀1還是讀0，再經(jīng)過高靈敏度的讀出放大器輸出。 讀出操作完成 后，由于電荷的重新分配，使電路原來存儲(chǔ)的信息遭到破壞，因此，必須 進(jìn)行重寫。行選信號(hào)低電平時(shí)T截止，Cs上的電荷由于沒有回路被保存下 來。但是，由于MOS管存在一定的泄漏電流，使 Cs上的電荷不斷泄放, 再加上Cs存儲(chǔ)的電量很小，電荷保存時(shí)間不長，所以動(dòng)態(tài)存儲(chǔ)器每隔一段 時(shí)間就需刷新

37、一次，在70°C情況下，典型的刷新時(shí)間間隔一般為 2ms。2.2.2 SDRAM 的內(nèi)部結(jié)構(gòu)SDRAM的內(nèi)部是一個(gè)存儲(chǔ)陣列，因?yàn)槿绻枪艿朗酱鎯?chǔ)，就很難做到 隨機(jī)訪問了。陣列就如同表格一樣，將數(shù)據(jù)“填”進(jìn)去，可以把它想象成 一張表格。和表格的檢索原理一樣，先指定一個(gè)行(Row)，再指定一個(gè)列(Colu mn),我們就可以準(zhǔn)確地找到所需要的單元格，這就是內(nèi)存芯片尋址 的基本原理。這個(gè)單元格可稱為存儲(chǔ)單元，那么這個(gè)表格就是邏輯Bank 5(Logical Bank,下文簡稱L-Bank)，下圖2-2為SDRAM內(nèi)部結(jié)構(gòu)框圖。圖2-2 SDRAM內(nèi)部功能框圖由于技術(shù)、成本等原因，不可能只做

38、一個(gè)全容量的 L-Ba nk，而且最重 要的是，由于SDRAM的工作原理限制，單一的L-Bank將會(huì)造成非常嚴(yán)重 的尋址沖突，大幅降低內(nèi)存效率。所以人們在SDRAM內(nèi)部分割成多個(gè)L-Bank，較早以前是兩個(gè)，目前基本都是 4個(gè)，這也是SDRAM規(guī)范中的 最高L-Bank數(shù)量。- 7 -在進(jìn)行尋址時(shí)就要先確定是哪個(gè) L-Bank,然后再在這個(gè)選定的L-Bank 中選擇相應(yīng)的行與列進(jìn)行尋址，一次只能是一個(gè)L-Bank工作。L-Bank中的 存儲(chǔ)單元稱為Word（此處代表位的集合而不是字節(jié)的集合）。SDRAM內(nèi)存 芯片一次傳輸率的數(shù)據(jù)量就是芯片位寬,那么這個(gè)存儲(chǔ)單元的容量就是芯 片的位寬（也是L-B

39、ank的位寬），這種關(guān)系僅對(duì)SDRAM有效。L-Bank中的存儲(chǔ)單元是基本的存儲(chǔ)單元，它的容量是若干bit，對(duì)于SDRAM 而言，就是芯片的位寬，而每個(gè) bit 則是存放與一個(gè)單獨(dú)的存儲(chǔ)體 中。這些存儲(chǔ)體就是內(nèi)存中的最小儲(chǔ)存單元。存儲(chǔ)單元數(shù)量=行數(shù)x列數(shù)（得到一個(gè) L-Bank的存儲(chǔ)單元數(shù)量）x L-Bank的數(shù)量在很多內(nèi)存產(chǎn)品介紹文檔中， 都會(huì)用M x W的方式來表示芯 片的容量（或者說是芯片的規(guī)格 /組織結(jié)構(gòu)） 。 M 是該芯片中存儲(chǔ)單元的總數(shù)， 單位是兆（英文簡寫M，精確值是1048576,而不是1000000）, W代表每個(gè) 存儲(chǔ)單元的容量，也就是 SDRAM芯片的位寬（Width），

40、單位是bit。計(jì)算出 來的芯片容量也是以 bit 為單位，但用戶可以采用除以 8的方法換算為字節(jié) （Byte）。比如8M x 8,這是一個(gè)8bit位寬芯片，有8M個(gè)存儲(chǔ)單元，總?cè)萘?是 64Mbit（8MB） 。2.3 本章小結(jié)在本章中主要介紹了存儲(chǔ)器的基本概念和分類，對(duì)比不同的存儲(chǔ)器說 明 SDRAM 的優(yōu)點(diǎn)，對(duì)課題的提出做理論分析。另外還分析了 SDRAM 的 基本原理和內(nèi)部結(jié)構(gòu)為以后的研究提供理論基礎(chǔ)。- # -第3章 SDRAM的基本操作在了解了 SDRAM的工作原理和內(nèi)部結(jié)構(gòu)后，就要掌握 SDRAM的基 本操作過程，在這一章中具體講述 SDRAM的各種操作時(shí)序和工作特性， 并分析SD

41、RAM接口設(shè)計(jì)中存在的難點(diǎn)。3.1 SDRAM的基本操作SDRAM內(nèi)部以Bank為組織，行/列地址共同尋址,這在很大程度上減 少了地址位,提高器件的實(shí)用性，但行/列地址的尋址使SDRAM的操作變 得復(fù)雜，為SDRAM接口的設(shè)計(jì)帶來了難度，這一節(jié)中將對(duì) SDRAM的基 本操作進(jìn)行詳細(xì)的分析，為以后的設(shè)計(jì)提供理論依據(jù)。3.1.1芯片初始化在對(duì)SDRAM進(jìn)行存取數(shù)據(jù)操作之前，首先要對(duì)其初始化，即設(shè)置 SDRAM的普通模式寄存器和擴(kuò)展模式寄存器，確定 SDRAM的工作方式， 這些設(shè)置包括突發(fā)長度、突發(fā)類型、CAS潛伏期和工作模式的設(shè)置。在SDRAM芯片內(nèi)部有一個(gè)邏輯控制單元，并且有一個(gè)模式寄存器為 其

42、提供控制參數(shù)。因此，每次開機(jī)時(shí) SDRAM都要先對(duì)這個(gè)控制邏輯核心 進(jìn)行初始化。有關(guān)預(yù)充電和刷新的含義在下文有講述，關(guān)鍵的階段就在于 模式寄存器(MR，Mode Register)的設(shè)置，簡稱MRS(MR Set)，寄存器的信 息由地址線來提供，其具體配置將在下文詳細(xì)介紹。初始化過程如圖3-1所示。初始化階段圖3-1初始化過程3.1.2行有效初始化完成后，就要對(duì)一個(gè)L-Bank中的陣列進(jìn)行尋址，首先就要確定 行(Row)，使之處于激活狀態(tài)(Active)，然后再確定列，雖然之前要進(jìn)行片 選和L-Bank的定址，但它們與行有效可以同時(shí)進(jìn)行。從圖3-2中可以看出，在CS# L-Bank定址的同時(shí)，

43、RAS（Row Address Strobe,行地址選通脈沖）也處于有效狀態(tài)。此時(shí)An地址線則發(fā)送具體的行 地址。如圖中是A0A12，共有13個(gè)地址線，由于是二進(jìn)制表示法，所以 共有8192個(gè)行（213=8192）, A0AI2的不同數(shù)值就確定了具體的行地址。由 于行有效的同時(shí)也是相應(yīng)L-Bank有效，所以行有效也可稱為L-Bank有效。CLK4CKEHIGHCS#/入/RAS#/X/T7CAS# /*/WE#/W/ /a。A12/行地址 xzzzzzzBA0，BA1 Bank地址丿/ ' / / /圖3-2行有效時(shí)序圖3.1.3列讀寫行地址確定之后，就要對(duì)列地址進(jìn)行尋址了。但是，地址

44、線仍然是行 地址所用的A0A12。在SDRAM中，行地址與列地址線是共用的，讀/寫 的命令的發(fā)出介紹如下，其實(shí)沒有一個(gè)信號(hào)是發(fā)送讀或?qū)懙拿鞔_命令的， 而是通過芯片的可寫狀態(tài)的控制來達(dá)到讀/寫的目的。顯然WE#信號(hào)就是一 個(gè)關(guān)鍵，當(dāng)WE#無效時(shí)，執(zhí)行讀取命令。列尋址信號(hào)與讀寫命令是同時(shí)發(fā)出的，雖然地址線與行尋址共用，但 以CAS （Column Address Strobe列地址選通脈沖）信號(hào)則可以區(qū)分開行與 列尋址的不同，配合A0A9（本例）來確定具體的列地址。時(shí)序圖如圖3-3所 示。然而，在發(fā)送列讀寫命令時(shí)必須要與行有效命令有一個(gè)間隔，這個(gè)間 隔被定義為tRCD，即RAS to CAS De

45、Iay（RAS至CAS延遲），也可以理解 為行選通周期，這應(yīng)該是根據(jù)芯片存儲(chǔ)陣列電子元件響應(yīng)時(shí)間（從一種狀態(tài)到另一種狀態(tài)變化的過程）所制定的延遲。tRCD是SDRAM的一個(gè)重要時(shí)序 參數(shù)，廣義的tRCD以時(shí)鐘周期（tcK，Clock Time）數(shù)為單位，比如tRCD=2，就代表延遲周期為兩個(gè)時(shí)鐘周期，具體到確切的時(shí)間，則要根據(jù)時(shí)鐘頻率而定，對(duì)于PC100 SDRAM ,tRCD=2,代表20ns的延遲，對(duì)于PC133則為15nso 注意，PC100 SDRAM的時(shí)鐘頻率為100MHz，數(shù)據(jù)傳輸頻率不一定等于時(shí) 鐘頻率，但是一定以它為基準(zhǔn)。圖 3-4為tRCD=3時(shí)的時(shí)序圖。WE#A0A9, A

46、11, A12 x4A0A9 A11： x8A0A9 x16A12 x4A11, A12: x8A9, A11, A12：1LdHIGH7777777X/K/7/X/*/fJ?ppCLKRAS #CAS #列地址CKECS#/ / / / / W / / / »丿 / / / /x16時(shí)鐘命令A(yù)10BAO, BA1T0圖3-3讀寫操作時(shí)序圖T1XZZZZZZT3T4X 行有效空操作空操作讀或?qū)?z>o<tRCD不用關(guān)心3.1.4讀操作圖3-4 tRCD =3的時(shí)序圖選定列地址后，就已經(jīng)確定了具體的存儲(chǔ)單元，接下來就是數(shù)據(jù)通過 數(shù)據(jù)I/O通道（DQ）輸出到內(nèi)存總線上。但是在

47、 CAS發(fā)出之后，仍要經(jīng)過一 定的時(shí)間才能有數(shù)據(jù)輸出，從CAS與讀取命令發(fā)出到第一個(gè)數(shù)據(jù)輸出的這 段時(shí)間，被定義為CL（CAS Latency, CAS潛伏期）。由于CL只在讀取時(shí)出 現(xiàn)，所以CL又被稱為讀取潛伏期（RL, Read Latency CL的單位與tRCD9 一樣，為時(shí)鐘周期數(shù)，具體耗時(shí)由時(shí)鐘頻率決定。CAS并不是在經(jīng)過CL周期之后才送達(dá)存儲(chǔ)單元，實(shí)際上CAS與RAS 一樣是瞬間到達(dá)的，但CAS的響應(yīng)時(shí)間要更快一些。原因如下：假設(shè)芯片 位寬為n個(gè)bit，列數(shù)為c,那么一個(gè)行地址要選通nxc個(gè)存儲(chǔ)體，而一個(gè) 列地址只需選通n個(gè)存儲(chǔ)體。但存儲(chǔ)體中晶體管的反應(yīng)時(shí)間仍會(huì)造成數(shù)據(jù) 不可能與

48、CAS在同一上升沿觸發(fā)，肯定要延后至少一個(gè)時(shí)鐘周期。由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小，所以信號(hào)要經(jīng)過 放大來保證其有效的識(shí)別性，這個(gè)放大/驅(qū)動(dòng)工作由S-AMP （Sense Amplifier） 負(fù)責(zé)，一個(gè)存儲(chǔ)體對(duì)應(yīng)一個(gè)S-AMP通道10。但它要有一個(gè)準(zhǔn)備時(shí)間才能保 證信號(hào)的發(fā)送強(qiáng)度（事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷），因此從 數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開始，數(shù)據(jù)即已傳向 S-AMP，也就是說此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過一定的驅(qū)動(dòng)時(shí)間最終傳向數(shù) 據(jù)I/O總線進(jìn)行輸出，這段時(shí)間我們稱之為 tAc（Access Time from CLK，時(shí) 鐘觸發(fā)后的訪問時(shí)間

49、），tAc的單位是ns,對(duì)于不同的頻率各有不同的明確規(guī) 定，但必須要小于一個(gè)時(shí)鐘周期，否則會(huì)因訪問時(shí)過長而使效率降低。比 如PC133的時(shí)鐘周期為7.5ns, tAc則是5.4ns。需要強(qiáng)調(diào)的是，每個(gè)數(shù)據(jù)在 讀取時(shí)都有tAC。包括在連續(xù)讀取中，只是在進(jìn)行第一個(gè)數(shù)據(jù)傳輸?shù)耐瑫r(shí)就 開始了第二個(gè)數(shù)據(jù)的tAC。TOT1T2T3時(shí)鐘命令數(shù)據(jù)讀取空操作 >O<空操作g拓毬y數(shù)據(jù)輸出沁琢- 13 -CL=2tOH=數(shù)據(jù)邏輯電平 保持周期圖3-5 CL=2與tAC示意圖上圖為CL=2與tAC示意圖，CL的數(shù)值不能超出芯片的設(shè)計(jì)規(guī)范，否則會(huì)導(dǎo)致內(nèi)存的不穩(wěn)定，而且它也不能在數(shù)據(jù)讀取前臨時(shí)更改。CL周期

50、在開機(jī)初始化過程中的MRS階段進(jìn)行設(shè)置，在BIOS中一般都允許用戶對(duì)其 調(diào)整，然后BIOS控制北橋芯片在開機(jī)時(shí)通過 A4A6地址線對(duì)MR中CL 寄存器的信息進(jìn)行更改。3.1.5寫操作數(shù)據(jù)寫入的操作也是在tRCD之后進(jìn)行，但此時(shí)沒有了 CL（記住，CL只 出現(xiàn)在讀取操作中），行尋址與列尋址的時(shí)序圖和上文一樣，只是在列尋址 時(shí)，WE#為有效狀態(tài)。從圖3-6中可見，由于數(shù)據(jù)信號(hào)由控制端發(fā)出，輸入時(shí)芯片無需做任何 調(diào)整，只需直接傳到數(shù)據(jù)輸入寄存器中，然后再由寫入驅(qū)動(dòng)器進(jìn)行對(duì)存儲(chǔ) 電容的充電操作，因此數(shù)據(jù)可以與CAS同時(shí)發(fā)送，也就是說寫入延遲為0 不過，數(shù)據(jù)并不是即時(shí)地寫入存儲(chǔ)電容，因?yàn)檫x通三極管(就如

51、讀取時(shí)一樣) 與電容的充電必須要有一段時(shí)間，所以數(shù)據(jù)的真正寫入需要一定的周期為了保證數(shù)據(jù)的可靠寫入，都會(huì)留出足夠的寫入/校正時(shí)間(twR，WriteRecovery Time)，這個(gè)操作也被稱作寫回(Write Back)。tWR至少占用一個(gè)時(shí) 鐘周期或再多一點(diǎn)(時(shí)鐘頻率越高，tWR占用周期越多)TOT2T3時(shí)鐘命令地址L-Bank 列 n數(shù)據(jù)DinnDinn+1圖3-6數(shù)據(jù)寫入時(shí)序圖3.2 SDRAM 的工作特性SDRAM稱為同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，同步是指其時(shí)鐘頻率與CPU前端總線的系統(tǒng)時(shí)鐘頻率相同，SDRAM可以使所有的輸入輸出信號(hào)保持與系統(tǒng) 時(shí)鐘同步，并且內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它

52、為基準(zhǔn)；動(dòng)態(tài)是指 存儲(chǔ)陣列需要不斷刷新來保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存 儲(chǔ)，而是自由指定地址進(jìn)行數(shù)據(jù)的讀寫。由于 SDRAM為了提高存儲(chǔ)容量, 采用硅片電容來存儲(chǔ)信息，隨著時(shí)間的推移，必須給電容重新充電和刷新 來保持電容里的數(shù)據(jù)信息，但使得SDRAM的應(yīng)用變得復(fù)雜，帶來了設(shè)計(jì) 難度。3.2.1模式寄存器的設(shè)置Mode Register Set11:模式寄存器設(shè)置，是指對(duì)SDRAM的工作方式做 一定義，對(duì)寄存器的設(shè)置，可以在每次系統(tǒng)啟動(dòng)時(shí)，也可以在每次存取之 間進(jìn)行，當(dāng)SDRAM掉電時(shí)，系統(tǒng)重新啟動(dòng)后必須重寫模式寄存器。其空 間安排如下表3-1所示：Burst Length：決定當(dāng)接

53、受到一個(gè)讀寫信號(hào)時(shí)可以讀取的最大的列數(shù)目， 對(duì)于連續(xù)讀取模式，其值可以為1, 2, 4, 8或整頁(full page)，當(dāng)為隔行 讀取模式是，其值為1, 2, 4, &Burst Type：決定讀取模式為連續(xù)方式還是隔行方式表3-1模式寄存器的配置寄存器空間Bit數(shù)功能描述A2-A0r3Burst Len gthA31Burst TypeA6-A43CAS Late ncyA7-A82Operati on ModeA91Write Burst ModeA10,A112ReservedCAS Late ncy:決定當(dāng)一個(gè)讀信號(hào)有效到第一個(gè)數(shù)值在數(shù)據(jù)線上有效時(shí) 之間的間隔延遲時(shí)間，延遲時(shí)

54、間可以設(shè)定為1, 2或3個(gè)時(shí)鐘周期。例如：如果延遲時(shí)間為m，讀信號(hào)在n時(shí)刻有效，那么數(shù)據(jù)將在第 m+n個(gè)時(shí)鐘信 號(hào)有效，如果相應(yīng)的讀取時(shí)間適合的話，而在m+n-1時(shí)刻數(shù)據(jù)線傳送數(shù)據(jù)。Operation Mode： A7-A8表示操作的模式。Write Burst Mode :當(dāng) A9=0 時(shí)，有 A0-A2 決定的 Burst Length 適合于 讀和寫兩種操作。而當(dāng) A9=1時(shí)，Write只能讀取單一的單元，而不能支持 塊操作。Reserved A10，A11是保留位，為以后的擴(kuò)展使用。3.2.2預(yù)充電由于SDRAM的尋址具有獨(dú)占性，所以在進(jìn)行完讀寫操作后，如果要 對(duì)同一 L-Bank的另

55、一行進(jìn)行尋址，就要將原來有效（工作）的行關(guān)閉，重新 發(fā)送行/列地址。L-Bank關(guān)閉現(xiàn)有工作行，準(zhǔn)備打開新行的操作就是預(yù)充電 （Precharge。預(yù)充電可以通過命令控制，也可以通過輔助設(shè)定讓芯片在每次 讀寫操作之后自動(dòng)進(jìn)行預(yù)充電。實(shí)際上，預(yù)充電是一種對(duì)工作行中所有存 儲(chǔ)體進(jìn)行數(shù)據(jù)重寫，并對(duì)行地址進(jìn)行復(fù)位，同時(shí)釋放S-AMP 12（重新加入比較電壓，一般是電容電壓的I/2，以幫助判斷讀取數(shù)據(jù)的邏輯電平，因?yàn)?S-AMP是通過一個(gè)參考電壓與存儲(chǔ)體位線電壓的比較來判斷邏輯值的），以準(zhǔn)備新行的工作。具體而言，就是將 S-AMP中的數(shù)據(jù)回寫，即使是沒有工 作過的存儲(chǔ)體也會(huì)因行選通而使存儲(chǔ)電容受到干擾，所以也需要S-AMP進(jìn) 行讀后重寫。此時(shí)，電容的電量（或者說其產(chǎn)生的電壓）將是判斷邏輯狀態(tài)的 依據(jù)（讀取時(shí)也需要），為此要設(shè)定一個(gè)臨界值，一般為電容電量的1/2,超過它的為邏輯1,進(jìn)行重