電機(jī)調(diào)速控制設(shè)計(jì)4

1、系統(tǒng)設(shè)計(jì)專題姓 名 * 學(xué) 院 自動化與電氣工程學(xué)院 專 業(yè) 控制科學(xué)與工程 班 級 * 學(xué) 號 * 指導(dǎo)老師 * 二一六年五月三十實(shí)驗(yàn)?zāi)康模涸赒uartus軟件開發(fā)環(huán)境下，設(shè)計(jì)一個verilog HDL 語言程序，實(shí)現(xiàn)PWM驅(qū)動使電機(jī)能夠調(diào)速并且有正反轉(zhuǎn)的功能。1、Quartus編程軟件 Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Qua

2、rtus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動定位編

3、譯錯誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。整個設(shè)計(jì)工作流程大致分為創(chuàng)建新設(shè)計(jì)項(xiàng)目，選擇器件，輸入源文件，編譯與優(yōu)化，邏輯模擬，連接和器件適配，下載等若干過程。2、在系統(tǒng)可編程器件設(shè)計(jì)步驟 1.創(chuàng)建新設(shè)計(jì)項(xiàng)目：設(shè)計(jì)的第一步，它的任務(wù)是建立一個項(xiàng)目，包括項(xiàng)目文件和項(xiàng)目標(biāo)題。  2.選擇器件：在器件選擇窗口中選擇要使用的器件。針對某個可編程器件進(jìn)行設(shè)計(jì)時，建立項(xiàng)目后，應(yīng)首先選擇器件。 3.輸入和修改源文件：設(shè)計(jì)過程中最重要的一步。所有的設(shè)計(jì)思想通過源程序的形

4、式輸入計(jì)算機(jī)。一個項(xiàng)目可能由一個或多個源文件組成。 4.編譯與優(yōu)化：編譯用途和其他語言是一樣的。若不能通過編譯，則需修改源文件。  5.仿真：使用ModelSim軟件進(jìn)行仿真。目的是對設(shè)計(jì)的正確性進(jìn)行檢驗(yàn)。從功能上對設(shè)計(jì)的正確性進(jìn)行檢查，它假定信號的傳輸時間為0，與適配器的時間無關(guān)。若仿真結(jié)果與設(shè)計(jì)要求不符，則需修改設(shè)計(jì)。   6.下載：通過下載電纜，將生成的pof數(shù)據(jù)文件下載到電路EPM3032ATC44-10器件中。下載又稱為編程。一個器件只有經(jīng)過下載這一步驟，才能將設(shè)計(jì)成果轉(zhuǎn)化為該器件的功能，在電路板上發(fā)揮應(yīng)有的作用。 3、脈沖寬度調(diào)制脈沖寬度調(diào)制是一種模擬控制方脈沖

5、寬度調(diào)制是利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中。脈沖寬度調(diào)制基本原理：控制方式就是對逆變電路開關(guān)器件的通斷進(jìn)行控制，使輸出端得到一系列幅值相等的脈沖，用這些脈沖來代替正弦波或所需要的波形。也就是在輸出波形的半個周期中產(chǎn)生多個脈沖，使各脈沖的等值電壓為正弦波形，所獲得的輸出平滑且低次諧波少。按一定的規(guī)則對各脈沖的寬度進(jìn)行調(diào)制，即可改變逆變電路輸出電壓的大小，也可改變輸出頻率。4、建立由原理圖源

6、文件組成的設(shè)計(jì)1.創(chuàng)建一個新的設(shè)計(jì)項(xiàng)目（1）選擇菜單File->New Project，在Create Project Wiszard對話框的Work Director欄中，選擇工程保存路徑，在Name中鍵入項(xiàng)目名。（2）按Next按鈕，出現(xiàn)添加工程文件的對話框，如下圖：這里先不管它，然后按next進(jìn)行下一步，選擇FPGA器件的型號，如下圖：（3）在Family下拉框中，選擇MAX3000A系列，選擇此系列的具體芯片EPM3032ATC44-10。執(zhí)行next出現(xiàn)選擇其它EDA工具對話框，Simulation選項(xiàng)中Tool name選擇ModelSim-Altera，F(xiàn)ormat(s)選

7、擇SystemVerilog HDL,按next進(jìn)入工程的信息總概對話框;（4）按Finish按鈕即建立一個項(xiàng)目。2.建立一個Verilog文件（1）執(zhí)行FileNew，彈出新建文件對話框，如下圖：選擇Verilog HDL File,點(diǎn)擊OK,開始程序編寫。（2） 程序編寫完成后，點(diǎn)擊File,選擇Save保存；在Project Navigator下的Files下的Verilog HDL文件右擊，點(diǎn)擊選擇Set as Top-Level Entity，如下圖所示：（3） 雙擊左側(cè)下方Tasks窗口中的Compile Design，對程序進(jìn)行編譯；編譯如果出現(xiàn)錯誤，對程序進(jìn)行修改，直至完全編譯

8、成功。（4） 選擇Processing->Start->Start Test Bench Template Writer,生成激勵文件.vt。選擇Files->open,打開工程文件夾下simulation->modelsim中All Files里的.vt文件，對其進(jìn)行修改，使輸入信號初始化，將系統(tǒng)時鐘信號進(jìn)行延時，避免出現(xiàn)仿真時內(nèi)存不夠的情況，修改后點(diǎn)擊保存。如下圖：（5）為仿真添加激勵文件。選擇Assignments->setting->EDA Tool Settings->Simulation，在NativeLink settiong下，選擇Co

9、mpile test bench，點(diǎn)擊Test Benches。在彈出的Test Benches窗口下點(diǎn)擊New,彈出New Test Bench Settings窗口。在Test bench name下命一個名字，在Top level module in test bench中輸入.vt文件中帶有_vlg_tst的名字。勾選Use test bench to perform VHDL timing Simulation，在Design instance name in test bench中輸入i1;點(diǎn)擊下方Test bench and simulation files下的File name

10、后的.，選擇.vt文件，點(diǎn)擊Add。連點(diǎn)OK，直至回到Quartus主界面。如下圖（6） 仿真。點(diǎn)擊Tools->Run Simulation Tool->RTL Simulation,進(jìn)入ModelSim軟件進(jìn)行仿真。ModelSim軟件下方出現(xiàn)# Running testbench，要及時點(diǎn)擊Simulate->Break，查看仿真波形。查看時可在波形右擊點(diǎn)擊Zoom full等查看波形，如下圖：（7） 下載。查看仿真波形，驗(yàn)證波形符合設(shè)計(jì)要求后，連接好實(shí)物，將軟件下載到芯片中，進(jìn)行實(shí)物驗(yàn)證。首先要安裝下載驅(qū)動。在電腦USB口中插入下載線后，右擊“計(jì)算機(jī)”，點(diǎn)擊“屬性”，

11、打開左側(cè)欄中的“設(shè)備管理器”，在“其他設(shè)備”下的USBblaster,瀏覽計(jì)算機(jī)中的驅(qū)動，選擇拷貝的驅(qū)動應(yīng)用程序所在文件夾，進(jìn)行驅(qū)動安裝。驅(qū)動安裝完成后，回到Quartus主界面，點(diǎn)擊左側(cè)欄中的Tasks下的Program Device(Open Programmer),點(diǎn)擊Start開始下載。5、硬件電路設(shè)計(jì)方案及設(shè)計(jì)原理直流電機(jī)PWM調(diào)速硬件設(shè)計(jì)框圖如圖1所示。（8）速度設(shè)定PWM信號產(chǎn)生電路正反轉(zhuǎn)控制電路驅(qū)動電路電機(jī)電源電路圖1直流電機(jī)PWM調(diào)速硬件設(shè)計(jì)框圖1.PWM信號產(chǎn)生電路的設(shè)計(jì)方案 Q0計(jì)數(shù)器 Q1 Q2 Q3寄存器脈沖速度設(shè)定數(shù)據(jù)四位數(shù)字比較器PWMX信號HA0A1A2A3B0

12、B1B2B3采用數(shù)字電路設(shè)計(jì)方案如圖2所示，由計(jì)數(shù)器、寄存器及數(shù)字比較器等電路組成。寄存器保存的是四位比較數(shù)據(jù)，由控制電機(jī)調(diào)速的開關(guān)提供數(shù)據(jù)，可以通過開關(guān)改變其數(shù)據(jù)大小。計(jì)數(shù)器是按四位二進(jìn)制加法規(guī)律計(jì)數(shù)，在CP脈沖作用下，其輸出Q3 Q2 Q1 Q0由00001111變化，每經(jīng)過16個CP脈沖循環(huán)一次。四位數(shù)字比較器的比較信號B接開關(guān)數(shù)據(jù)，被比較信號A接計(jì)數(shù)器輸出端。當(dāng)A大于B時，輸出高電平，當(dāng)A小于等于B時，輸出低電平。Y圖2 PWM信號產(chǎn)生電路的設(shè)計(jì)方案2.正反轉(zhuǎn)驅(qū)動控制電路設(shè)計(jì) 為了實(shí)現(xiàn)電機(jī)的正反轉(zhuǎn)，采用如圖2所示的橋式可逆斬波電路。圖2 橋式可逆斬波電路工作原理：將兩個電流可逆斬波電路

13、組合起來，分別向電動機(jī)提供正向和反向電壓，使電動機(jī)可以4象限運(yùn)行。當(dāng)V4保持通態(tài)時，該電流可逆斬波電路向電動機(jī)提供正電壓，可使電動機(jī)工作于第1、2象限，即正轉(zhuǎn)。當(dāng)V2保持通態(tài)時，V3、VD3和V4、VD4等效為又一組電流可逆斬波電路，向電動機(jī)提供負(fù)電壓，可使電動機(jī)工作于第3、4象限，即反轉(zhuǎn)。6、程序和部分說明module DCmotor(STOP,GCLK,UP,DOWN,RETURN,PWMAHZ,PWMAHF);input GCLK;/時鐘輸入input UP;/加速input DOWN;/減速input STOP;/停止input RETURN;/反向output PWMAHZ;/正 P

14、WM輸出output PWMAHF;reg9:0 q;/頻率計(jì)數(shù)reg3:0 comp_q;/分頻reg PWMAHZ;reg PWMAHF;reg 10:0 i;/按鍵延遲reg flag;/正反轉(zhuǎn)標(biāo)志位initial/初始化beginPWMAHZ<=0;PWMAHF<=0;q=0;comp_q=2; i=0;flag=1;end/按鍵去抖動程序always (posedge GCLK)beginif(UP!=1)begini<=i+1;if(i=2000)comp_q=comp_q+1;endelse if(UP=1 && DOWN=1 &&

15、; STOP=1)i<=0;if(DOWN!=1)begini<=i+1;if(i=2000)comp_q=comp_q-1; endelse if(UP=1 && DOWN=1 && STOP=1) i<=0; if(STOP!=1 | comp_q=15)begini<=i+1;if(i=2000)comp_q=0; endelse if(UP=1 && DOWN=1 && STOP=1) i<=0;/正轉(zhuǎn)if(q9:6=1 && flag=0)beginPWMAHZ<=1;

16、PWMAHF<=0;endelse if(q9:6=comp_q && flag=0) beginPWMAHZ<=0;PWMAHF<=0;endelse if(q9:6=15 && flag=0) q=0;/反轉(zhuǎn)if(q9:6=1 && flag=1)beginPWMAHF<=1;PWMAHZ<=0;endelse if(q9:6=comp_q && flag=1) beginPWMAHF<=0;PWMAHZ<=0;endelse if(q9:6=15 && flag=1) q=0;q=q+1;endalways (posedge GCLK) /反轉(zhuǎn)邏輯beginif(RETURN!=1) begin if(RETURN!=1) flag=flag;endendendmodule7、仿真結(jié)果1.PWM控制comp_q=14時的波形如圖3所示。圖3 PWM控制comp_q=14時波形2.PWM控制comp_q=10時的波形如圖4所示。圖4 PWM控制comp