第3章TMS320C54X的硬件結構原理1

1、1第第3 3章章 TMS320C54xTMS320C54x的硬件結構的硬件結構 3.1 3.1 結構概述結構概述 3.2 3.2 總線結構總線結構 3.3 3.3 中央處理中央處理單元單元 3.4 3.4 存儲器存儲器 3.5 3.5 片內外圍設備片內外圍設備 3.6 3.6 復位電路復位電路 3.7 TMS320C54023.7 TMS320C5402引腳及說明引腳及說明2DSP器件的應用設計技術與微處理器和單片機的應用器件的應用設計技術與微處理器和單片機的應用設計技術完全相同設計技術完全相同;從應用角度看從應用角度看,DSP器件與微處理器和單片機具有完全器件與微處理器和單片機具有完全相同的

2、外部硬件條件相同的外部硬件條件;DSP器件的尋址方式和指令系統(tǒng)比較復雜器件的尋址方式和指令系統(tǒng)比較復雜;DSP具有比較復雜的運算器結構和內部總線結構；具有比較復雜的運算器結構和內部總線結構；33.1 3.1 結構概結構概述述TMS320C54x（簡稱（簡稱C54x)是是TI公司于公司于1996年推出的新一代定年推出的新一代定點數(shù)字信號處理器。點數(shù)字信號處理器。TMS320系列中的同一代芯片具有相同的系列中的同一代芯片具有相同的CPU結構，但是片內結構，但是片內存儲器和片內外圍設備的配置是不同的。存儲器和片內外圍設備的配置是不同的。不同不同DSP器件都具有哈佛結構和硬件乘法電路等基本特性；器件都

3、具有哈佛結構和硬件乘法電路等基本特性；C54x是是C5000系列的一個子系列，系列的一個子系列，C54x系列芯片內部系列芯片內部CPU 結結構完全相同，只是在時鐘頻率、工作電壓、片內存儲器容量大構完全相同，只是在時鐘頻率、工作電壓、片內存儲器容量大小、外圍設備和接口電路的設計上不同芯片間會有所不同小、外圍設備和接口電路的設計上不同芯片間會有所不同.4一、一、TMS320C54X硬件結構硬件結構圖圖3-1 TMS320C54x DSP的內部組成框圖的內部組成框圖5圖圖3-2 TMS320C54x DSP的內部硬件結構圖的內部硬件結構圖6C54X硬件結構框圖圍繞硬件結構框圖圍繞8條總線由條總線由1

4、0大部分組成大部分組成:8條總線：條總線： 1條程序總線，條程序總線， 3條數(shù)據(jù)總線，條數(shù)據(jù)總線，4條地址總線；條地址總線；10大部分：中央處理器（大部分：中央處理器（CPU)，內部總線控制，特殊功，內部總線控制，特殊功能寄存器，數(shù)據(jù)存儲器，程序存儲器，能寄存器，數(shù)據(jù)存儲器，程序存儲器，I/O擴展口功能，擴展口功能，串行口，并行口串行口，并行口HPI，定時器，中斷系統(tǒng)等。，定時器，中斷系統(tǒng)等。C54x采用先進的修正哈佛結構，片內共有采用先進的修正哈佛結構，片內共有8條總線、條總線、CPU、在片存儲器和在片外圍電路等硬件，加上高度專、在片存儲器和在片外圍電路等硬件，加上高度專業(yè)化的指令系統(tǒng)，使業(yè)

5、化的指令系統(tǒng)，使C54x具有功耗小，高度并行等優(yōu)點。具有功耗小，高度并行等優(yōu)點。7各部分的功能各部分的功能 中央處理器中央處理器CPU 采用了流水線指令執(zhí)行結構和相應的并行處理采用了流水線指令執(zhí)行結構和相應的并行處理結構，可在一個周期內對數(shù)據(jù)進行高速的算術運算結構，可在一個周期內對數(shù)據(jù)進行高速的算術運算和邏輯運算。和邏輯運算。 內部總線結構內部總線結構 由一條程序總線、三條數(shù)據(jù)總線和四條地址總由一條程序總線、三條數(shù)據(jù)總線和四條地址總線組成，可在一個指令周期內產生兩個數(shù)據(jù)存儲地線組成，可在一個指令周期內產生兩個數(shù)據(jù)存儲地址，實現(xiàn)流水線并行數(shù)據(jù)處理。址，實現(xiàn)流水線并行數(shù)據(jù)處理。8 特殊功能寄存器特

6、殊功能寄存器 共有共有26個特殊功能寄存器，位于具有特殊功能個特殊功能寄存器，位于具有特殊功能的的RAM區(qū)。主要用來對片內各功能模塊進行管理、區(qū)。主要用來對片內各功能模塊進行管理、控制、監(jiān)視?？刂?、監(jiān)視。 數(shù)據(jù)存儲器數(shù)據(jù)存儲器 片內數(shù)據(jù)存儲器片內數(shù)據(jù)存儲器 雙尋址雙尋址數(shù)據(jù)寄存器數(shù)據(jù)寄存器DARAM 單單尋址尋址數(shù)據(jù)寄存器數(shù)據(jù)寄存器SARAM DARAM：在一個指令周期內，在一個指令周期內，可對其可對其進行兩次進行兩次存取操作，存取操作，即即一次讀出和一次寫入；一次讀出和一次寫入； SARAM：在一個指令周期內，在一個指令周期內，只能進行一次存只能進行一次存取操作。取操作。 9 程序存儲器程序

7、存儲器 可由可由ROM和和RAM配置而成，即程序空間可以配置而成，即程序空間可以定義在定義在ROM上，也可以定義在上，也可以定義在RAM中。中。 當需要高速運行的程序時，可將片外當需要高速運行的程序時，可將片外ROM中的中的程序調入到片內程序調入到片內RAM中，以提高程序的運行速度，中，以提高程序的運行速度，降低對外部降低對外部ROM的速度要求，增強系統(tǒng)的整體抗的速度要求，增強系統(tǒng)的整體抗干擾性能。干擾性能。 10 I/O口口 C54x共有兩個通用共有兩個通用I/O引腳（引腳（BIO和和XF）。）。 BIO：主要用來監(jiān)測外部設備的工作狀態(tài)；主要用來監(jiān)測外部設備的工作狀態(tài)； XF：用來給外部設備

8、發(fā)送信號。用來給外部設備發(fā)送信號。 C54x芯片還配有主機接口（芯片還配有主機接口（HPI）、）、同步串行同步串行口和口和64K字字I/O空間?？臻g。 HPI和串行口可以通過設置，用作通用和串行口可以通過設置，用作通用I/O。 64K字的字的I/O空間可通過外加緩沖器或鎖存電路，配空間可通過外加緩沖器或鎖存電路，配合外部合外部I/O讀寫控制時序構成片外外設的控制電路。讀寫控制時序構成片外外設的控制電路。 11 串行口串行口 不同型號的不同型號的C54x芯片，所配置的串行口功能不同。芯片，所配置的串行口功能不同?？煞譃榭煞譃?種：種： 單通道同步串行口單通道同步串行口SP 帶緩沖器單通道同步串行

9、口帶緩沖器單通道同步串行口BSP 并行帶緩沖器多通道同步串行口并行帶緩沖器多通道同步串行口McBSP 時分多通道帶緩沖器串行口時分多通道帶緩沖器串行口TMD12 主機接口主機接口HPI HPI是一個與主機通信的并行接口，主要用于是一個與主機通信的并行接口，主要用于DSP與其它總線或與其它總線或CPU進行通信。信息可通進行通信。信息可通過過C54x的片內存儲器與主機進行數(shù)據(jù)交換。的片內存儲器與主機進行數(shù)據(jù)交換。 不同型號的器件配置不同不同型號的器件配置不同HPI口，可分為：口，可分為： 8位標準位標準HPI接口接口 8位增強型位增強型HPI接口接口 16位增強型位增強型HPI接口接口 13 定時

10、器定時器 定時器是一個軟件可編程的計數(shù)器，用來產生定定時器是一個軟件可編程的計數(shù)器，用來產生定時中斷。時中斷。 可通過設置特定的狀態(tài)來控制定時器的停止、恢可通過設置特定的狀態(tài)來控制定時器的停止、恢復、復位和禁止。復、復位和禁止。 中斷系統(tǒng)中斷系統(tǒng) C54x的中斷系統(tǒng)具有硬件中斷和軟件中斷。的中斷系統(tǒng)具有硬件中斷和軟件中斷。 硬件中斷：硬件中斷： 軟件中斷軟件中斷： 由外圍設備信號引起的中斷。由外圍設備信號引起的中斷。 分為：分為： 片外外設引起的硬件中斷片外外設引起的硬件中斷； 片內外設引起的硬件中斷片內外設引起的硬件中斷。 由程序指令所引起的中斷。由程序指令所引起的中斷。14二、二、TMS3

11、20C54xTMS320C54x的主要特性的主要特性3.1 3.1 結構概結構概述述（1）CPU 先進的多總線結構。先進的多總線結構。 40位算術邏輯運算單元（位算術邏輯運算單元（ALU）。 17位位17位并行乘法器與位并行乘法器與40位專用加法器相連。位專用加法器相連。 比較、選擇、存儲單元（比較、選擇、存儲單元（CSSU）。 指數(shù)編碼器可以在單個周期內計算指數(shù)編碼器可以在單個周期內計算40位累加器中位累加器中數(shù)值的指數(shù)。數(shù)值的指數(shù)。 雙地址生成器包括雙地址生成器包括8個輔助寄存器和兩個輔助寄存?zhèn)€輔助寄存器和兩個輔助寄存器算術運算單元（器算術運算單元（ARAU）。）。15（2）存儲器）存儲器

12、 64 K字程序存儲器、字程序存儲器、64 K字數(shù)據(jù)存儲器以及字數(shù)據(jù)存儲器以及64 K字字I/O空間。在空間。在C548、C549、C5402、C5410和和C5420中程序存儲器可以擴展。中程序存儲器可以擴展。（3）在片外圍電路）在片外圍電路 軟件可編程等待狀態(tài)發(fā)生器。軟件可編程等待狀態(tài)發(fā)生器。 可編程分區(qū)轉換邏輯電路?？删幊谭謪^(qū)轉換邏輯電路。 帶有內部振蕩器。帶有內部振蕩器。 外部總線關斷控制，以斷開外部的數(shù)據(jù)總線、外部總線關斷控制，以斷開外部的數(shù)據(jù)總線、地址總線和控制信號。地址總線和控制信號。 數(shù)據(jù)總線具有總線保持器特性。數(shù)據(jù)總線具有總線保持器特性。 可編程定時器?？删幊潭〞r器。 并行主

13、機接口（并行主機接口（HPl）。）。 16（4）指令系統(tǒng)）指令系統(tǒng) 單指令重復和塊指令重復操作。單指令重復和塊指令重復操作。 塊存儲器傳送指令。塊存儲器傳送指令。 32位長操作數(shù)指令。位長操作數(shù)指令。 同時讀入兩個或同時讀入兩個或3個操作數(shù)的指令。個操作數(shù)的指令。 并行存儲和并行加載的算術指令。并行存儲和并行加載的算術指令。 條件存儲指令。條件存儲指令。 從中斷快速返回指令。從中斷快速返回指令。17（5）電源）電源 可用可用IDLEl、IDLE2和和IDLE3指令控制功耗，指令控制功耗，以工作在省電方式。以工作在省電方式。 可以控制關斷可以控制關斷CLKOUT輸出信號。輸出信號。 （6）在片仿

14、真接口）在片仿真接口 具有符合具有符合IEEEll49.1標準的在片仿真接口（標準的在片仿真接口（JTAG）。）。 （7）速度）速度 單周期定點指令的執(zhí)行時間為單周期定點指令的執(zhí)行時間為25/20/15/12.5/10-ns (40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)。183.2 3.2 總線結構總線結構C54X片內有片內有8條條16位主總線位主總線: 4條程序條程序/數(shù)據(jù)總線和數(shù)據(jù)總線和4條地址總線。條地址總線。（1）1條程序總線條程序總線PBPB的功能的功能: 傳送由程序存儲器取出的指令操作碼和立即數(shù)傳送由程序存儲器取出的指令操作碼和立即數(shù).PB總

15、線可將程序空間的操作數(shù)據(jù)（如共享表格）送至總線可將程序空間的操作數(shù)據(jù)（如共享表格）送至數(shù)據(jù)空間的目的地址以執(zhí)行數(shù)據(jù)移動指令。這一特性與數(shù)據(jù)空間的目的地址以執(zhí)行數(shù)據(jù)移動指令。這一特性與一個機器周期可實現(xiàn)尋址兩次的存儲器一個機器周期可實現(xiàn)尋址兩次的存儲器雙端口雙端口RAM（DARAM）相結合，支持象）相結合，支持象FIRS等單周期、等單周期、3操操作數(shù)指令的執(zhí)行。作數(shù)指令的執(zhí)行。19（2）3條數(shù)據(jù)總線條數(shù)據(jù)總線CB、DB和和EB功能功能:CB、DB和和EB將內部各單元將內部各單元(CPU，數(shù)據(jù)地址生成，數(shù)據(jù)地址生成電路，程序地址生成電路，在片外圍設備以及數(shù)據(jù)存儲電路，程序地址生成電路，在片外圍設備

16、以及數(shù)據(jù)存儲器器)連接在一起。連接在一起。 CB和和DB用于從數(shù)據(jù)存儲器讀出數(shù)據(jù)，用于從數(shù)據(jù)存儲器讀出數(shù)據(jù)， EB用于傳送將寫入存儲器的數(shù)據(jù)；用于傳送將寫入存儲器的數(shù)據(jù)；20（3）4條地址總線條地址總線PAB、CAB、DAB和和EAB功能功能:用于傳送執(zhí)行指令所需要的地址。用于傳送執(zhí)行指令所需要的地址。C54X利用輔助寄存器算術單元（利用輔助寄存器算術單元（ARAU0和和ARAU1）可在每個周期產生兩個數(shù)據(jù)存儲器地址?？稍诿總€周期產生兩個數(shù)據(jù)存儲器地址。C54X還有供片內外設器件通信的片內雙向總線，雙向總線通過還有供片內外設器件通信的片內雙向總線，雙向總線通過CPU接口內的總線交換器與接口內的總線交換器與DB總線和總線和EB總線相連。利用雙向總線相連。利用雙向總線訪問需總線訪問需2個或更多的周期。由此可見，個或更多的周期。由此可見，DSP處理系統(tǒng)中應當處理系統(tǒng)中應當盡量避免器件內外大量數(shù)據(jù)交換，以保證系統(tǒng)高速特性。盡量避免器件內外大量數(shù)據(jù)交換，以保證系統(tǒng)高速特性。21訪問類型地址總線數(shù)據(jù)總線PABCABDABE