深圳大學(xué)數(shù)字電路設(shè)計(jì)作業(yè)-答案

1、作業(yè)第二章1、 要形成一個(gè)最簡單的完整的集成電路工藝，至少需要多少層版圖。請(qǐng)列出來。有源區(qū)N-WellP+N+多晶硅多晶硅接觸孔有源區(qū)接觸孔金屬12、 設(shè)計(jì)規(guī)則所提供的是版圖設(shè)計(jì)的指南，它的基本要素是什么？最小線寬3、 一個(gè)好的封裝必須滿足哪些要求。表2.3中的封裝那個(gè)最便宜。電氣要求: 低寄生電容電阻電感等機(jī)械要求: 可靠牢固熱要求: 散熱性好經(jīng)濟(jì)要求: 便宜DIP封裝最便宜4、 對(duì)硅片進(jìn)行摻雜一般采用那兩種方法，分別如何進(jìn)行？擴(kuò)散， 在擴(kuò)散注入中圓片放在一個(gè)石英管內(nèi)，置入加熱爐中，向管內(nèi)通入含有摻雜劑的氣體。爐子的高溫一般在900-1100度，使摻雜劑同時(shí)垂直和水平地?cái)U(kuò)散入暴露的表面部分。

2、最終摻雜劑的濃度在表面最大并隨進(jìn)人材料的深度按高斯分布降低。離子注入 在離子注入中摻雜劑以離子形式進(jìn)入材料。離子注入系統(tǒng)引導(dǎo)純化了的離子束掃過半導(dǎo)體表面，離子的加速度決定了它們穿透材料的深度，而離子流的大小和注入時(shí)間決定了劑量。離子注入法可以獨(dú)立控制注人深度和劑量，這就是現(xiàn)代半導(dǎo)體制造業(yè)大部分已用離子注入取代擴(kuò)散的原因。作業(yè)-第三章1、對(duì)如下圖所示的NMOS管和PMOS管，假設(shè)W=1um，L=0.25um。當(dāng)工作電壓如下所示，判斷其工作狀態(tài)，并計(jì)算源漏電流ID。其中:NMOS：k'n = 115A/V2, VT0 = 0.43 V, = 0.06 V1, PMOS: k'p =

3、 30A/V2, VT0 = 0.4 V, = -0.1 V1.a. NMOS: VGS = 2.5 V, VDS = 2.5 V. PMOS: VGS = 0.5 V, VDS = 1.25 V.b. NMOS: VGS = 3.3 V, VDS = 2.2 V. PMOS: VGS = 2.5 V, VDS = 1.8 V.c. NMOS: VGS = 0.6 V, VDS = 0.1 V. PMOS: VGS = 2.5 V, VDS = 0.7 V.a. NMOS ：VDS > VGS-VT0,晶體管工作在飽和狀態(tài)ID = 1133uA對(duì)于PMOS：|VDS|>|VGS|-

4、|VT0|，晶體管工作在飽和狀態(tài)PMOS：ID = 0.675uAb對(duì)于NMOS：VDS < VGS-VT0,晶體管工作在線性狀態(tài) NMOS：ID = 1791uA 對(duì)于PMOS：|VDS| < |VGS|-|VT0|，晶體管工作在線性狀態(tài)PMOS：ID = 259uAC略2簡要解釋速度飽和效應(yīng)。 溝道非常短的晶體管(稱為短溝器件)的特性與長溝道器件的電阻工作區(qū)和飽和區(qū)的模型有很大的不同。這一差別的主要原因就是速度飽和效應(yīng)。長溝道器件中假定載流子的遷移率是一個(gè)常數(shù)。載流子的速度正比于電場(chǎng)，且這一關(guān)系與電場(chǎng)強(qiáng)度值的大小無關(guān)。然而在(水平方向)電場(chǎng)強(qiáng)度很高的情況下，載流子不再符合這一線

5、性模型。事實(shí)當(dāng)沿溝道的電場(chǎng)達(dá)到某一臨界值時(shí)，載流子的速度將由于散射效應(yīng)(即載流子間的碰撞)而趨于飽和。使得溝道電流不在隨著漏極電壓增加而增加。3實(shí)際MOS管會(huì)有哪些二階效應(yīng)，請(qǐng)一一做簡要解釋。閾值電壓變化，漏端感應(yīng)勢(shì)壘降低，熱載流子效應(yīng)，CMOS閂鎖效應(yīng)。4對(duì)一NMOS管，假設(shè)其寬度W，長度L。設(shè)其源漏電阻R，源、漏和柵的電容均相等為C，無需計(jì)算，簡單描述R，C和W，L的直接變化關(guān)系。答：W增加，R減小，C增加。L增加，R增大，C增加。R和W/L成反比，C和WL成正比。作業(yè)-第四章1、 假設(shè)某工藝，NMOS載流子遷移率是PMOS的2倍，且溝道寬度為W，長度為L的NMOS管，其等效電阻為R，源、

6、漏、柵的電容均為C，稱其為單位尺寸NMOS，求單位尺寸的PMOS管的等效電阻和各個(gè)端電容。如果溝道寬度為NW，長度為L不變的晶體管，稱為N倍尺寸晶體管，求N倍尺寸PMOS管和NMOS管的等效電阻和各個(gè)端的電容。答：單位尺寸的PMOS各端口電容為C，源漏等效電阻為2R。 N倍尺寸的NMOS管，其等效電阻為R/N,源漏柵各端口電容均為NCN倍尺寸的PMOS管，其等效電阻為2R/N,源漏柵各端口電容均為NC2、 求A到Y(jié)的延遲。采用Elmore延遲模型。其中“1”表示此晶體管為上題中單位尺寸晶體管，對(duì)于NMOS即其等效電阻為R，各端口電容均為C?！?”表示為2倍尺寸晶體管。D=6RC3、上題中，如果

7、在Y之前有一段導(dǎo)線，其電阻為R,電容為2C。請(qǐng)將其等效為模型，并從新計(jì)算A到Y(jié)的延遲。D=4RC+2R*4C=12RC作業(yè)-第五章1、對(duì)如圖所示的反相器鏈，假設(shè)反相器1的PMOS尺寸為2，NMOS尺寸為1，即所謂單位反相器。則其輸入電容Cg1=3C，負(fù)載CL為300C，求當(dāng)N為多少，以及反相器2至N的尺寸為多少是，此反相器鏈的延遲最小。F=CL/Cg1=100B=1G=1H=GBF=100d= NH1/N + N=N1001/N + N h=1001/N當(dāng)N=3，時(shí)，h=4.6，d=16.8,。反相器2的NMOS尺寸為4.6倍單位尺寸，反相器3的NMOS尺寸為21.16倍單位尺寸N=4時(shí)，f=

8、3.16,d=16.6,此時(shí)延遲最小反相器2的NMOS尺寸為3.16倍單位尺寸，反相器2的NMOS尺寸為10倍單位尺寸,反相器3的尺寸為31.6PMOS尺寸為NMOS兩倍2、如下所示的存在支路的反相器電路，確定各個(gè)反相器的尺寸，使得out和in直接的延遲最小。假設(shè)同一虛線框內(nèi)的反向其尺寸一樣。反相器1為單位反相器（如上題）。負(fù)載CL為300C。F=300C/3C=100G=1B=4*3=12H=GBF=1200d= NH1/N + N=34.8,N=3 h=10.6第二級(jí)反相器NMOS尺寸為x，f1=（3x C *4）/3C=10.6，x=10.6/4第三級(jí)反相器NMOS尺寸為y，f2=(3y

9、 C *3)/3x C =10.6，y=9.4PMOS尺寸為NMOS兩倍3、反相器功耗包括哪些方面，如何降低功耗。動(dòng)態(tài)功耗：由充放電電容引起的動(dòng)態(tài)功耗直通功耗：在電路進(jìn)行開關(guān)的過程中電路直接導(dǎo)通所引起的短路電流功耗靜態(tài)功耗：電路在靜態(tài)和穩(wěn)態(tài)下沒有開關(guān)活動(dòng)存在時(shí)的漏電流功耗降低動(dòng)態(tài)功耗： 降低a: 睡眠模式；降低C: 小晶體管，短互聯(lián)線；降低VDD: 低工作電壓；降低f: 合適的低頻；降低靜態(tài)功耗：少使用有比電路；少使用低閾值電壓 Vt 器件；降低直通功耗：降低時(shí)鐘的上升時(shí)間和下降時(shí)間，使得時(shí)鐘邊沿陡峭。作業(yè)，第六章：1. 設(shè)計(jì)電路實(shí)現(xiàn)實(shí)現(xiàn)F1， F2，F(xiàn)3的邏輯。（1）（2）輸入個(gè)數(shù)太多，可如

10、上題采用CMOS實(shí)現(xiàn)，也可如下采用動(dòng)態(tài)CMOS實(shí)現(xiàn)，可以少畫幾個(gè)晶體管（3）2.計(jì)算邏輯功效。邏輯功效的定義：邏輯功效是以其輸入電容除以與它具有相同的上拉或下拉電流的未偏斜反相器的輸入電容。 輸入A B C的電容是一樣的，邏輯功效也是一樣，只需要計(jì)算A的gu和gd。其輸入電容為4計(jì)算gu時(shí)，y通過2/3的pmos進(jìn)行充電，放電通路斷開。驅(qū)動(dòng)電流（或上拉電阻，或充電電流）與之等效的反相器如圖1，反相器輸入電容為1，gu=4/1 計(jì)算gd時(shí)，y通過A.B.C的Nmos進(jìn)行放電，每個(gè)電阻為R/4,三個(gè)電阻串聯(lián)為3R/4，放電電流為Id=V/(3R/4)，與此同時(shí)，由于PMOS管一直導(dǎo)通，其電阻為3R

11、，電源對(duì)y點(diǎn)還有個(gè)充電電流Iu=V/3R，y點(diǎn)的凈放電電流應(yīng)該是I=Id-Iu=I，驅(qū)動(dòng)電流（或下拉電阻，或放電電流）與之等效的反相器如圖2，反相器輸入電容為3，gd=4/32A的輸入電容為p+1，計(jì)算gu時(shí)，y通過p的pmos進(jìn)行充電，放電通路斷開。驅(qū)動(dòng)電流（或上拉電阻，或充電電流）與之等效的反相器如圖3，反相器輸入電容為(p+p/2)，gu=(P+1)/ (p+p/2)3.優(yōu)化下路徑見ppt，將輸入F=D。以下計(jì)算為了方便開根號(hào)，將D=30有效扇出, F = 30邏輯功效G = 25/9分支功效: B = 1 路徑功效：H = GBF =750/9 = 83級(jí)數(shù)：N=4每級(jí)最佳功效為：gf

12、=可以在此取整數(shù)h=3 寄生延遲為：P = 1 + 3 + 2 + 1 = 7 最小延遲為：D = 4*3 + 7 = 19 要達(dá)到最小的延遲：a = 3b = 50/9,或者b=27/5,b的結(jié)果從前往后算和從后往前算不大一樣。因?yàn)閔并不完全為3c = 104. 考慮采用NMOS和PMOS傳輸晶體管實(shí)現(xiàn)的下列電路。假定輸入和它們的互補(bǔ)信號(hào)（A，B，）是全擺幅的（0到VDD）。這兩個(gè)電路實(shí)現(xiàn)的邏輯功能是什么？ Y=0+B +0 =AB Y=1+B+1=5.解釋為什么這個(gè)電路具有非零的靜態(tài)功耗。 采用NMOS作為傳輸管傳送數(shù)據(jù)，X點(diǎn)電壓在高電平時(shí)只有VDD-Vt，此時(shí)M1導(dǎo)通，M2也處于弱導(dǎo)通狀

13、態(tài)，會(huì)產(chǎn)生靜態(tài)漏電流。此電路還有其他缺點(diǎn)：1、當(dāng)B處于關(guān)斷狀態(tài)時(shí)，X點(diǎn)是動(dòng)態(tài)點(diǎn)，電壓可能因漏電發(fā)生變化造成S電壓翻轉(zhuǎn)。2、當(dāng)B處于關(guān)斷狀態(tài)時(shí)，A點(diǎn)電壓過低D < -Vt，會(huì)導(dǎo)致B打開，造成X點(diǎn)電壓變化，造成S電壓翻轉(zhuǎn)。6. 動(dòng)態(tài)邏輯門的優(yōu)點(diǎn)和缺點(diǎn)?優(yōu)點(diǎn)：需要晶體管數(shù)目為 N + 2 (靜態(tài)CMOS需要 2N個(gè)晶體管)輸出電壓全擺幅輸出 (VOL = GND and VOH = VDD)是無比電路 器件尺寸不影響邏輯電平較快的開關(guān)速度由于減少了輸入晶體管個(gè)數(shù)，降低了輸入電容 (Cin)同樣也降低了輸出電容 (Cout)沒有短路電流 Isc, 下拉器件提供的所有電流都用來度負(fù)載電容放電 CL

14、缺點(diǎn)：電荷漏電，電荷共享，時(shí)鐘饋通，電容耦合，襯底耦合，少子電荷注入，供電電源噪聲等效應(yīng)會(huì)影響特性。動(dòng)態(tài)門的設(shè)計(jì)很有技巧性并需要非常仔細(xì)。作業(yè)-第七章一、對(duì)于下列幾種時(shí)序控制風(fēng)格，計(jì)算500ps的時(shí)鐘周期內(nèi)允許的最大邏輯傳輸延遲是多少。假設(shè)時(shí)鐘偏斜為零，沒有進(jìn)行時(shí)間挪用。計(jì)算采用如下參數(shù)：建立時(shí)間tsetupClk-to-Q延時(shí) tpcqD-to-Q延時(shí)tpdq污染延遲tccq保持時(shí)間thold觸發(fā)器65ps50ps35ps30ps鎖存器25ps50ps40ps35ps30ps（1）觸發(fā)器（2）兩相透明鎖存器（3）脈沖寬度為80ps的脈沖式鎖存器解：1) 對(duì)觸發(fā)器，由 2）對(duì)兩相透明鎖存器，由3）脈沖寬度為80ps的脈沖式鎖存器，當(dāng) 時(shí)，滿足二、對(duì)于下列幾種時(shí)序控制風(fēng)格，計(jì)算每個(gè)時(shí)鐘周期內(nèi)的最小邏輯污染延遲是多少。假設(shè)時(shí)鐘偏斜為零。（1）觸發(fā)器（2）相位之間具有60ps不重疊時(shí)