ispLever使用教程學(xué)習(xí)課程

1、點(diǎn)擊程序點(diǎn)擊程序Lattice Semiconductor ispLEVER Project Navigator第1頁(yè)/共58頁(yè)第一頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊點(diǎn)擊File New Project 第2頁(yè)/共58頁(yè)第二頁(yè)，編輯于星期六：二點(diǎn) 三十一分。輸入項(xiàng)目名，選輸入項(xiàng)目名，選VHDL，點(diǎn)下一步，點(diǎn)下一步第3頁(yè)/共58頁(yè)第三頁(yè)，編輯于星期六：二點(diǎn) 三十一分。選器件選器件第4頁(yè)/共58頁(yè)第四頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊下一步點(diǎn)擊下一步第5頁(yè)/共58頁(yè)第五頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊完成點(diǎn)擊完成第6頁(yè)/共58頁(yè)第六頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第7頁(yè)/共58頁(yè)第

2、七頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊點(diǎn)擊Source New第8頁(yè)/共58頁(yè)第八頁(yè)，編輯于星期六：二點(diǎn) 三十一分。選選VHDL Module第9頁(yè)/共58頁(yè)第九頁(yè)，編輯于星期六：二點(diǎn) 三十一分。填入文件名、實(shí)體名（兩者要一致）和填入文件名、實(shí)體名（兩者要一致）和結(jié)構(gòu)體名結(jié)構(gòu)體名第10頁(yè)/共58頁(yè)第十頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)OK第11頁(yè)/共58頁(yè)第十一頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第12頁(yè)/共58頁(yè)第十二頁(yè)，編輯于星期六：二點(diǎn) 三十一分。輸入程序輸入程序第13頁(yè)/共58頁(yè)第十三頁(yè)，編輯于星期六：二點(diǎn) 三十一分。保存保存第14頁(yè)/共58頁(yè)第十四頁(yè)，編輯于星期六：二點(diǎn) 三十一分。

3、退出退出第15頁(yè)/共58頁(yè)第十五頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第16頁(yè)/共58頁(yè)第十六頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊點(diǎn)擊dff1(dff1.vhd)第17頁(yè)/共58頁(yè)第十七頁(yè)，編輯于星期六：二點(diǎn) 三十一分。雙擊雙擊Synplify Synthesize VHDL File源程序編寫(xiě)完成以后是源程序編寫(xiě)完成以后是綜合綜合第18頁(yè)/共58頁(yè)第十八頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第19頁(yè)/共58頁(yè)第十九頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第20頁(yè)/共58頁(yè)第二十頁(yè)，編輯于星期六：二點(diǎn) 三十一分。雙擊雙擊VHDL Test Bench Template第21頁(yè)/共58頁(yè)第二十一頁(yè)，編輯于星

4、期六：二點(diǎn) 三十一分。第22頁(yè)/共58頁(yè)第二十二頁(yè)，編輯于星期六：二點(diǎn) 三十一分。雙擊雙擊Generate Schematic Symbol第23頁(yè)/共58頁(yè)第二十三頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第24頁(yè)/共58頁(yè)第二十四頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊器件點(diǎn)擊器件ispLSI1032E-70LJ84第25頁(yè)/共58頁(yè)第二十五頁(yè)，編輯于星期六：二點(diǎn) 三十一分。雙擊雙擊Fit Design第26頁(yè)/共58頁(yè)第二十六頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第27頁(yè)/共58頁(yè)第二十七頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第28頁(yè)/共58頁(yè)第二十八頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第29頁(yè)/共58頁(yè)第

5、二十九頁(yè)，編輯于星期六：二點(diǎn) 三十一分。下載下載第30頁(yè)/共58頁(yè)第三十頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第31頁(yè)/共58頁(yè)第三十一頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第32頁(yè)/共58頁(yè)第三十二頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第33頁(yè)/共58頁(yè)第三十三頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第34頁(yè)/共58頁(yè)第三十四頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第35頁(yè)/共58頁(yè)第三十五頁(yè)，編輯于星期六：二點(diǎn) 三十一分。2、VHDL的原理圖方式設(shè)計(jì)（八）ISPLEVER 軟件的使用方法第36頁(yè)/共58頁(yè)第三十六頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊點(diǎn)擊File New Project 第37頁(yè)/共58頁(yè)第三十七

6、頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第38頁(yè)/共58頁(yè)第三十八頁(yè)，編輯于星期六：二點(diǎn) 三十一分。選器件選器件第39頁(yè)/共58頁(yè)第三十九頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊下一步點(diǎn)擊下一步第40頁(yè)/共58頁(yè)第四十頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊完成點(diǎn)擊完成第41頁(yè)/共58頁(yè)第四十一頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第42頁(yè)/共58頁(yè)第四十二頁(yè)，編輯于星期六：二點(diǎn) 三十一分。點(diǎn)擊點(diǎn)擊Source New第43頁(yè)/共58頁(yè)第四十三頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第44頁(yè)/共58頁(yè)第四十四頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第45頁(yè)/共58頁(yè)第四十五頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第46頁(yè)/共

7、58頁(yè)第四十六頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第47頁(yè)/共58頁(yè)第四十七頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第48頁(yè)/共58頁(yè)第四十八頁(yè)，編輯于星期六：二點(diǎn) 三十一分。第49頁(yè)/共58頁(yè)第四十九頁(yè)，編輯于星期六：二點(diǎn) 三十一分。后面的操作同前后面的操作同前第50頁(yè)/共58頁(yè)第五十頁(yè)，編輯于星期六：二點(diǎn) 三十一分。作業(yè)：用作業(yè)：用VHDL語(yǔ)言：語(yǔ)言：1、設(shè)計(jì)一個(gè)、設(shè)計(jì)一個(gè)3線線8線譯碼器；線譯碼器；2、設(shè)計(jì)一個(gè)上升沿觸發(fā)、設(shè)計(jì)一個(gè)上升沿觸發(fā)JK觸發(fā)器。觸發(fā)器。CLRJ QKCLK第51頁(yè)/共58頁(yè)第五十一頁(yè)，編輯于星期六：二點(diǎn) 三十一分。library ieee;entity dff1 is p

8、ort(clk,d:in std_logic; q:out std_logic);end;architecture rtl of dff1 isbegin process(clk) begin if(clkevent and clk=1)then q=d; end if; end process;end rtl;第52頁(yè)/共58頁(yè)第五十二頁(yè)，編輯于星期六：二點(diǎn) 三十一分。library ieee;entity and_gate isPORT(A,B:IN std_logic;X:OUT std_logic);end;architecture rtl of and_gate isbeginX=A AND B; end rtl;第53頁(yè)/共58頁(yè)第五十三頁(yè)，編輯于星期六：二點(diǎn) 三十一分。library ieee;entity decoder_38 isPORT(input:IN std_logic_vector(2 downto 0); output:OUT std_logic_vector(7 downto 0);end;architecture rtl1 of and_gate isbeginXoutputoutputoutputoutputoutputoutputoutputoutputyoutyout